公开(公告)号：CN115424982A

公开(公告)日：2022-12-02

申请号：CN202210781059.3

申请日：2022-07-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  许家铭 ,  李资良

IPC: H01L21/8238 ,  H01L27/092

Abstract: 方法包括在衬底上方形成栅极结构；邻近栅极结构形成源极/漏极区域；在源极/漏极区域上方形成第一层间电介质(ILD)；形成延伸穿过第一ILD的接触插塞，该接触插塞电接触源极/漏极区域；在接触插塞上形成硅化物层；形成在第一ILD和硅化物层上方延伸的第二ILD；蚀刻延伸穿过第二ILD和硅化物层的开口以暴露接触插塞，其中，硅化物层在开口的蚀刻期间用作蚀刻停止；以及在开口中形成电接触该接触插塞的导电部件。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN107026195B

公开(公告)日：2020-10-16

申请号：CN201710061464.7

申请日：2017-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许家铭 ,  周沛瑜 ,  曹志彬 ,  许光源 ,  陈志辉

IPC: H01L29/45 ,  H01L21/285 ,  H01L29/78 ,  H01L21/336

Abstract: 提供一种半导体装置与其形成方法。半导体装置的形成方法中，第一接点孔形成于源极/漏极区或栅极上的一或多个介电层中。粘着层形成于第一接点孔中。第一金属层形成于第一接点孔中的粘着层上。硅化物层形成于第一金属层的上表面上。硅化物层包含的金属元素与第一金属层相同。

公开(公告)号：CN116435166A

公开(公告)日：2023-07-14

申请号：CN202210916209.7

申请日：2022-08-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄玉莲 ,  李资良 ,  李志鸿 ,  张祺澔 ,  张澔宇 ,  周沛瑜

IPC: H01L21/02 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本公开涉及半导体器件的电介质层及其形成方法。公开了形成改进的电介质层的方法和由其形成的半导体器件。在一个实施例中，一种半导体器件包括：晶体管结构，位于半导体衬底上；第一电介质层，位于晶体管结构上；第二电介质层，位于第一电介质层上，第二电介质层具有的第二氮浓度大于第一电介质层的第一氮浓度；第一导电结构，延伸穿过第二电介质层和第一电介质层，第一导电结构电耦合到晶体管结构的第一源极/漏极区域，第一导电结构的顶表面与第二电介质层的顶表面齐平；以及第二导电结构，物理和电耦合到第一导电结构，第二导电结构的底表面在第二电介质层的顶表面下方第一距离处。

公开(公告)号：CN114520189A

公开(公告)日：2022-05-20

申请号：CN202110478868.2

申请日：2021-04-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  李资良

IPC: H01L21/8234

Abstract: 本公开涉及制造半导体器件的方法。一种方法，包括：在半导体鳍上形成虚设栅极堆叠，在虚设栅极堆叠的侧壁上形成栅极间隔件，形成第一层间电介质，其中，栅极间隔件和虚设栅极堆叠位于第一层间电介质中，去除虚设栅极堆叠以在栅极间隔件之间形成沟槽，在沟槽中形成替换栅极堆叠，以及沉积电介质帽盖层。电介质帽盖层的底表面接触替换栅极堆叠的第一顶表面和第一层间电介质的第二顶表面。在电介质帽盖层之上沉积第二层间电介质。形成延伸到第二层间电介质、电介质帽盖层和第一层间电介质中的源极/漏极接触插塞。

公开(公告)号：CN107026195A

公开(公告)日：2017-08-08

申请号：CN201710061464.7

申请日：2017-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许家铭 ,  周沛瑜 ,  曹志彬 ,  许光源 ,  陈志辉

IPC: H01L29/45 ,  H01L21/285 ,  H01L29/78 ,  H01L21/336

Abstract: 提供一种半导体装置与其形成方法。半导体装置的形成方法中，第一接点孔形成于源极/漏极区或栅极上的一或多个介电层中。粘着层形成于第一接点孔中。第一金属层形成于第一接点孔中的粘着层上。硅化物层形成于第一金属层的上表面上。硅化物层包含的金属元素与第一金属层相同。

公开(公告)号：CN116454065A

公开(公告)日：2023-07-18

申请号：CN202310074037.8

申请日：2023-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  李资良

IPC: H01L23/538 ,  H01L21/768 ,  H01L27/088

Abstract: 一种半导体元件及其形成的方法，尤其提供一种包含蚀刻停止层的半导体元件以及一种形成方法。半导体元件可以包含源极/漏极区域和栅极结构，其中第一蚀刻停止层在到源极/漏极区域的导电插塞上方，且第二蚀刻停止层在栅极结构上方。第一蚀刻停止层和第二蚀刻停止层可以具有不同的厚度。介电层可以形成于第一蚀刻停止层和第二蚀刻停止层上方，且可以穿过介电层以及第一和第二蚀刻停止层而形成接触。

公开(公告)号：CN112510038A

公开(公告)日：2021-03-16

申请号：CN202010825708.6

申请日：2020-08-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王朝勋 ,  李振铭 ,  赵高毅 ,  王美匀 ,  周沛瑜 ,  陈国儒

IPC: H01L27/088 ,  H01L21/8238

Abstract: 一种半导体结构，包括：源极/漏极部件，设置于半导体层中、金属栅极堆叠，设置于第一层间介电层中并邻近源极/漏极部件、第二层间介电层，设置于金属栅极堆叠上方、以及源极/漏极接触件，设置于源极/漏极部件上方。所述半导体结构还包括气隙，设置于源极/漏极接触件的底部的侧壁与第一层间介电层之间，其中源极/漏极接触件的顶部的侧壁与第二层间介电层直接接触。

公开(公告)号：CN118352219A

公开(公告)日：2024-07-16

申请号：CN202311208251.4

申请日：2023-09-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  陈孟谷 ,  李资良

IPC: H01L21/02 ,  H01L21/316 ,  H01L21/318 ,  H01L21/8234 ,  H01L27/088

Abstract: 本公开涉及金属栅极上的用于防止金属氧化的选择性SiN帽盖。一种半导体制造的方法包括形成被第一氧化硅层围绕的金属栅极，其中金属栅极的金属表面被暴露。该方法还包括将氮化硅层选择性地沉积在金属表面上而不在第一氧化硅层上，以及在第一氧化硅层和氮化硅层上沉积第二氧化硅层。

公开(公告)号：CN116598282A

公开(公告)日：2023-08-15

申请号：CN202310322526.0

申请日：2023-03-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  黄玉莲 ,  李资良

IPC: H01L23/528 ,  H01L21/768 ,  H01L23/532

Abstract: 一种互连结构及其形成方法，互连结构包括设置于介电材料中的第一导电特征、设置于介电材料上第一蚀刻终止层、设置于第一蚀刻终止层上的第一介电层、及延伸穿过第一介电层和第一蚀刻终止层并电性连接第一导电特征的第二导电特征。第一蚀刻终止层包括硼基层及富氧含硼层，其中硼基层接触富氧含硼层。

公开(公告)号：CN114078846A

公开(公告)日：2022-02-22

申请号：CN202110481923.3

申请日：2021-04-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周沛瑜 ,  李志鸿 ,  李资良

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本申请涉及半导体器件的接触插塞结构及其形成方法。提供了一种半导体器件及其形成方法。半导体器件包括位于衬底之上的栅极堆叠。第一电介质层位于栅极堆叠之上。第一电介质层包括第一材料。第二电介质层位于第一电介质层之上。第二电介质层包括与第一材料不同的第二材料。第一导电特征与栅极堆叠相邻。第二导电特征位于第一导电特征的最上表面之上并与该最上表面在物理上接触。第二导电特征的最下表面与第二电介质层的最上表面在物理上接触。