-
公开(公告)号：CN101826124A
公开(公告)日：2010-09-08
申请号：CN201010130277.8
申请日：2010-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/84
Abstract: 本发明提供一种分析集成电路效能的系统与方法。对集成电路执行时序分析的方法，其中此集成电路具有一时序路径。此方法包括计算时序路径中的非共同时序路径元件的数量，根据非共同时序路径元件的数量将一时序降额因子指定至时序路径，使用所指定的时序降额因子来计算集成电路的一时序分析，以及储存所计算的时序分析。
-
公开(公告)号：CN101887469A
公开(公告)日：2010-11-17
申请号：CN200910253458.7
申请日：2009-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5031 , G06F17/5036 , G06F17/5077 , G06F2217/84
Abstract: 本发明提供设计集成电路(IC)的方法及使用该方法的计算机系统，包括：进行IC设计的布局(placing)，其中IC设计包括第一元件、第二元件，以及路径耦接第一和第二元件；进行IC设计的布线(routing)；取得关于一路径的电阻数据和电容值数据的至少一个；取得关于路径的时序数据；使用电阻数据、电容值数据与时序数据的至少一个，用以决定路径的关键尺寸变化；以及修正IC设计，其中修正的步骤包括进行路径的关键尺寸变化。本发明能够降低20％的功率需求，并且增加5-10％的执行效能。另一潜在优点是提供一种额外的因素予IC设计者，使IC设计者通过该因素调整IC以符合设定时序需求和/或保持时序需求。
-
公开(公告)号：CN101887469B
公开(公告)日：2013-03-13
申请号：CN200910253458.7
申请日：2009-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5031 , G06F17/5036 , G06F17/5077 , G06F2217/84
Abstract: 本发明提供设计集成电路(IC)的方法及使用该方法的计算机系统，包括：进行IC设计的布局(placing)，其中IC设计包括第一元件、第二元件，以及路径耦接第一和第二元件；进行IC设计的布线(routing)；取得关于一路径的电阻数据和电容值数据的至少一个；取得关于路径的时序数据；使用电阻数据、电容值数据与时序数据的至少一个，用以决定路径的关键尺寸变化；以及修正IC设计，其中修正的步骤包括进行路径的关键尺寸变化。本发明能够降低20％的功率需求，并且增加5-10％的执行效能。另一潜在优点是提供一种额外的因素予IC设计者，使IC设计者通过该因素调整IC以符合设定时序需求和/或保持时序需求。
-
公开(公告)号：CN101794333A
公开(公告)日：2010-08-04
申请号：CN201010106525.5
申请日：2010-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明公开了用于可变布局收缩的系统方法，其中的用于集成电路设计的方法包括：提供集成电路的布局；确定集成电路的关键参数；确定关键参数的目标值；以及使用第一收缩百分比执行布局的第一收缩，以生成收缩布局。通过从收缩布局生成关键参数的值来估计收缩布局。找到不满足目标值中的相应目标值的部分关键参数的值。提供用于调整收缩布局的制造处理的指南，使得该部分关键参数值能够满足目标值中的相应目标值。
-
公开(公告)号：CN101261945A
公开(公告)日：2008-09-10
申请号：CN200710181638.X
申请日：2007-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60 , H01L25/065 , H01L23/488
CPC classification number: G11C5/02 , G11C5/04 , H01L25/0657 , H01L25/50 , H01L2224/05001 , H01L2224/05009 , H01L2224/05568 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2225/06572 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599
Abstract: 本发明揭示一种半导体结构的制造方法。形成第一半导体芯片及与其相同的第二半导体芯片，其中第一及第二半导体芯片各包括：识别电路以及多个输入/输出导电路径。输入/输出导电路径连接至第一及第二半导体芯片单独的存储器电路，其中输入/输出导电路径包括硅沟道。将第二半导体芯片的识别电路编程为不同于第一半导体芯片的识别电路的状态。将第二半导体芯片接合至第一半导体芯片上，其中第一及第二半导体芯片垂直对准，且第一半导体芯片中的每一输入/输出导电路径连接至第二半导体芯片中对应的输入/输出导电路径。无须制造超过一组具有不同设计的存储器芯片。制造设备及工艺以及测试皆得以简化。不仅降低成本，还可改善存货及周期时间。
-
Patent Agency Ranking
公开(公告)号：CN1534764A
公开(公告)日：2004-10-06
申请号：CN200410004624.7
申请日：2004-02-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5045
Abstract: 一种集成电路设计和整合方法，在一集成电路设计中包含至少一硅智财组件的假想组件(phantom cell)，其中假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路组件，假想组件的接脚与集成电路设计的其它线路已验证为正确连接；接着，以上述假想组件的实体线路取代上述假想组件。
-
公开(公告)号：CN101826124B
公开(公告)日：2016-06-29
申请号：CN201010130277.8
申请日：2010-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/84
Abstract: 本发明提供一种分析集成电路效能的系统与方法。对集成电路执行时序分析的方法，其中此集成电路具有一时序路径。此方法包括计算时序路径中的非共同时序路径元件的数量，根据非共同时序路径元件的数量将一时序降额因子指定至时序路径，使用所指定的时序降额因子来计算集成电路的一时序分析，以及储存所计算的时序分析。
-
公开(公告)号：CN101359345B
公开(公告)日：2011-12-07
申请号：CN200810126871.2
申请日：2008-07-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/504 , G06F17/5031
Abstract: 本发明涉及一种在集成电路(IC)执行统计静态时序分析的方法，其包括：于集成电路的一预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电路的时间延迟。其中，用以计算时间延迟的库的数量是减少的。
-
公开(公告)号：CN101359345A
公开(公告)日：2009-02-04
申请号：CN200810126871.2
申请日：2008-07-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/504 , G06F17/5031
Abstract: 本发明涉及一种在集成电路(IC)执行统计静态时序分析的方法，其包括：于集成电路的一预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电路的时间延迟。其中，用以计算时间延迟的库的数量是减少的。
-
公开(公告)号：CN100342381C
公开(公告)日：2007-10-10
申请号：CN200410004624.7
申请日：2004-02-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5045
Abstract: 一种集成电路设计和整合方法，在一集成电路设计中包含至少一硅智财组件的假想组件(phantom cell)，其中假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件，假想组件的接脚与集成电路设计的其它线路已验证为正确连接；接着，以上述假想组件的实体线路取代上述假想组件。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.028 seconds)
