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公开(公告)号：CN117279391A
公开(公告)日：2023-12-22
申请号：CN202210675895.3
申请日：2022-06-15
Applicant: 华为技术有限公司
Abstract: 本申请实施例公开了一种铁电存储器和铁电存储器的制作方法。该铁电存储器包括存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。采用本申请实施例可以实现低成本的大容量存储器。
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公开(公告)号：CN118119176A
公开(公告)日：2024-05-31
申请号：CN202211520753.6
申请日：2022-11-30
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供一种存储阵列、存储器及电子设备，涉及半导体存储器技术领域，用于提升存储器的存储密度。该存储阵列包括衬底以及多个存储层，多个存储层沿着与衬底垂直的第一方向堆叠，存储层包括多个存储单元以及第一控制线结构、第二控制线结构和第三控制线结构，存储单元包括浮体效应晶体管，浮体效应晶体管包括第一栅极、第一极、第二极以及位于第一极与第二极之间的沟道，沟道沿与衬底平行的第二方向设置，第一栅极与沟道之间由栅氧介质层隔开，第一极与第一控制线结构连接，第二极与第二控制线结构连接，第一栅极与第三控制线结构连接，通过堆叠1T0C结构存储单元形成的存储层，可以提高存储密度。
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公开(公告)号：CN118116427A
公开(公告)日：2024-05-31
申请号：CN202211509468.4
申请日：2022-11-29
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种存储单元和存储器，通过设置第一存储子单元、第二存储子单元、第一晶体管和第二晶体管，并通过将第一晶体管与第一读位线电连接且将第二晶体管与第二读位线电连接，减小了存储单元的面积，也就是提高存储单元的集成度，且减小了存储单元的功耗。存储单元可以包括第一存储子单元、第二存储子单元、第一晶体管和第二晶体管。第一存储子单元可以与第一晶体管电连接，第一晶体管还可以与第一读位线电连接。类似地，第二存储子单元可以与第二晶体管电连接，第二晶体管还可以与第二读位线电连接。
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公开(公告)号：CN117766593A
公开(公告)日：2024-03-26
申请号：CN202211124100.6
申请日：2022-09-15
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种电容结构、电容阵列、存储器及电子设备，电容结构包括至少一个第一极和第二极连接的场效应晶体管，该场效应晶体管包括叠层结构、沟道层、栅氧化层和栅极，叠层结构包括依次层叠设置的第一极、介质层和第二极，且叠层结构上开设有沟槽，沟槽的开口位于第二极的上表面，沟槽贯穿第二极和介质层。沟道层覆盖沟槽的侧壁和底部，栅氧化层覆盖沟道层，栅极填充于栅氧化层所限定的区域且从沟槽中溢出。采用上述场效应晶体管构成电容结构可以减小面积开销，可以增加电容阵列的电路密度，并采用电容阵列作为冗余存储阵列，可以增加存储器的存储密度。
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公开(公告)号：CN117673167A
公开(公告)日：2024-03-08
申请号：CN202211055661.5
申请日：2022-08-31
Applicant: 华为技术有限公司
IPC: H01L29/786 , H01L29/417 , H01L21/336
Abstract: 本申请实施例提供一种芯片及其制备方法、电子设备，解决了芯片的栅控能力随器件尺寸的微缩而降低的问题。该芯片包括衬底、源极、漏极、第一通道孔、沟道层、栅极和栅介质层；第一通道孔的侧壁面为凹壁面，凹壁面上形成有沟道层。其中，凹壁面包括第一通道孔的侧壁朝平行于衬底的方向凹陷形成的凹腔的壁面，凹腔形成的壁面增加了沟道层的形成位置，使得沟道层的面积增加。以及，凹腔位于源、漏极之间，这样，源、漏极的部分表面形成凹腔的壁面，进而，设置在凹腔壁面的沟道层与源、漏极的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。
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Patent Agency Ranking
公开(公告)号：CN116978909A
公开(公告)日：2023-10-31
申请号：CN202210400163.3
申请日：2022-04-15
Applicant: 华为技术有限公司
IPC: H01L27/092 , H10B12/00 , H01L21/8238
Abstract: 本申请提供了一种CMOS反相器、存储芯片、存储器及电子装置，该CMOS反相器中，支撑部位于衬底表面，其具有相对设置的第一垂直侧壁和第二垂直侧壁，薄膜状的第一沟道结构沿第一垂直侧壁延伸，而第二沟道结构设置于第二垂直侧壁，可降低占用面积；公共漏极分别与第一沟道结构和第二沟道结构电学连接，第一源极与第一沟道结构电学连接，且与公共漏极间隔设置，第二源极与第二沟道结构电学连接，且与公共漏极间隔设置；为了控制第一沟道结构和第二沟道结构的通断，公共栅极通过栅介质层分别与第一沟道结构和第二沟道结构间隔设置。第一沟道结构和第二沟道结构具有对立载流子类型，形成的上述两个晶体管中包括一个PMOS和一个NMOS。
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公开(公告)号：CN119138120A
公开(公告)日：2024-12-13
申请号：CN202280095714.8
申请日：2022-06-28
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 一种存储阵列(1)及其制作方法、存储器(01)、电子设备，涉及存储技术领域，能够存储阵列(1)的提升存储容量。存储阵列(1)可以包括衬底以及设置在衬底上的至少一个位线(BL)、与每一位线(BL)连接的多个存储组。其中，至少一个位线(BL)与衬底垂直；与每一位线(BL)连接的多个存储组沿垂直衬底的方向堆叠设置，每一存储组中包括至少一个存储单元(M)，每一存储单元(M)中包括第一晶体管(10)以及与第一晶体管(10)连接的存储电容(11)。第一晶体管(10)包括源极(S)、漏极(D)、至少一个栅极(G)、沟道(C)。在每一存储组中，所有的第一晶体管(10)共用源极(S)，源极(S)环绕位线(BL)设置、且与位线(BL)连接。在每一第一晶体管(10)中，沿平行衬底的方向上沟道(C)设置于源极(S)与漏极(D)之间；至少一个栅极(G)沿垂直衬底的方向与沟道(C)堆叠设置。
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公开(公告)号：CN118678660A
公开(公告)日：2024-09-20
申请号：CN202310297345.7
申请日：2023-03-17
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请提供一种三维存储阵列、存储器及电子设备的制备方法。涉及半导体存储技术领域。该三维存储阵列中的每一个存储单元包括第一晶体管和第二晶体管，作为读晶体管的第二晶体管可以采用双栅结构，其中一个栅极与作为写晶体管的第一晶体管电连接，另外一个栅极可以与读字线电连接，第二晶体管的源漏极中的一个接地。这样，该存储单元在进行读操作时，可以削弱读字线上的电压降现象；另外，该存储单元的工艺结构中，第一晶体管的各个膜层结构和第二晶体管的各个膜层结构被集成在堆叠的至少四层绝缘介质层中，此种工艺结构在制备时，可以实现存储阵列的三维堆叠，以提升存储容量。
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公开(公告)号：CN117674823A
公开(公告)日：2024-03-08
申请号：CN202211008904.X
申请日：2022-08-22
Applicant: 华为技术有限公司
Abstract: 一种逻辑芯片及电子设备,涉及逻辑运算领域，以解决目前异或门、全加法器等逻辑电路使用磁畴壁逻辑电路实现相应逻辑功能时，结构过于复杂，尺寸较大，增加了集成难度和功耗的问题。该逻辑芯片使用多个多输入的多数决定门构建异或门或者全加法器逻辑电路，在实现异或门或者全加法器逻辑电路的功能的同时简化了磁畴壁逻辑电路的结构，也降低了功耗。
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公开(公告)号：CN117199073A
公开(公告)日：2023-12-08
申请号：CN202210579793.1
申请日：2022-05-25
Applicant: 华为技术有限公司
IPC: H01L27/092 , H10B12/00 , H01L29/10 , H01L21/8238
Abstract: 一种互补场效应晶体管、其制备方法、存储器及电子设备。其中，该互补场效应晶体管中包括第一FET和第二FET，第一FET和第二FET中一个FET为N型FET，另一个FET为P型FET。由于第一FET和第二FET的沟道层均沿垂直方向环绕或部分环绕栅极设置，因此相比平面型的FET，本申请中第一FET和第二FET的水平投影面积均比较小。并且，将第一FET和第二FET堆叠设置，可以使得第一FET和第二FET的水平投影间距缩小至0，从而实现一种水平投影面积较小的CFET。并且，由于该CFET中两个FET的沟道长度均由源极和漏极之间的距离决定，在制备时，可以通过控制膜层的厚度来实现，不需要依赖高精度的光刻技术，因此制备工艺简单，成本低。
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