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公开(公告)号：CN119922900A
公开(公告)日：2025-05-02
申请号：CN202311428356.0
申请日：2023-10-30
Applicant: 华为技术有限公司
IPC: H10B10/00 , G11C11/412 , G11C11/419
Abstract: 本申请提供一种静态随机存取存储阵列、存储器、电子设备以及制备方法。涉及数据存储技术领域。该SRAM存储阵列中的存储单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管和第三晶体管串联，其串联耦合点形成第一数据存储节点，第二晶体管和第四晶体管串联，其串联耦合点形成第二数据存储节点。4T存储单元中的部分晶体管可以采用前道工艺制作，部分晶体管可以采用后道工艺制作，或者4T存储单元中的全部晶体管均采用后道工艺制作。通过后道集成可以实现存储单元的三维堆叠，提升存储密度和存储容量。
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公开(公告)号：CN117794233A
公开(公告)日：2024-03-29
申请号：CN202211146193.2
申请日：2022-09-20
Applicant: 华为技术有限公司
IPC: H10B12/00 , G11C11/409 , G11C11/4099
Abstract: 本申请提供一种存储芯片、其操作方法及电子设备，存储芯片包括：多层反熔断单元层、多条第一连接线、多条第二连接线、开关控制层、多条第一控制线和多条第二控制线，反熔断单元层包括：多个存储电容。第一连接线连接对应的反熔断单元层中的各存储电容的第一极，第二连接线连接对应的存储电容串中的各存储电容的第二极。开关控制层包括：分别与多条第二连接线对应的多个开关器件，开关器件包括：控制端，第一端及第二端，控制端与第一控制线连接，第一端与第二控制线连接，第二端与对应的第二连接线连接。存储电容更容易堆叠成三维结构，使反熔断单元阵列的结构更加紧凑，从而减小反熔断单元阵列面积开销，增大存储芯片的存储密度。
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公开(公告)号：CN119451091A
公开(公告)日：2025-02-14
申请号：CN202310970253.0
申请日：2023-08-02
Applicant: 华为技术有限公司
IPC: H10B12/00 , G11C11/408 , G11C11/4094
Abstract: 本申请实施例提供一种存储阵列、存储器及电子设备。其中，一种存储阵列包括：衬底、设置在衬底之上的多条字线、多条位线、多条背栅线和阵列分布的多个存储单元；每个存储单元与一条字线、一条位线以及一条背栅线相接触；每个存储单元包括一个双栅晶体管和一个电容，双栅晶体管包括第一栅极、第二栅极、第一极、第二极和沟道，形成沟道的材料为氧化物半导体OS，双栅晶体管为平面型晶体管；其中，每个存储单元中的第一栅极连接对应的字线、第二栅极连接对应的背栅线、第一极连接对应的位线、第二极连接电容的一个电极，电容的另一个电极接地或连接直流偏置。实施本申请实施例可减小制备后的OS晶体管的阈值电压Vt的偏差，提高存储性能。
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公开(公告)号：CN118737251A
公开(公告)日：2024-10-01
申请号：CN202310379023.7
申请日：2023-03-31
Applicant: 华为技术有限公司
IPC: G11C29/50
Abstract: 本申请实施例提供了一种存储器和存储器的控制方法、存储系统、电子设备，涉及存储技术领域。该存储器包括：第一存储单元阵列、第二存储单元阵列、与该第一存储单元阵列和该第二存储单元阵列中的每行存储单元耦合的第一位线、多个灵敏放大器和选通电路。每个灵敏放大器的第一输入端与该第一存储单元阵列中的一行存储单元对应的第一位线耦合、第二输入端与第二存储单元阵列中的一行存储单元对应的第一位线耦合、第三输入端用于接收参考电压，该多个灵敏放大器还与选通电路耦合。该选通电路，用于使能该灵敏放大器的第二输入端或第三输入端中的一个。如此，可以检测存储单元是否漏电，解决了难以检测存储单元是否漏电的问题。
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公开(公告)号：CN117054750A
公开(公告)日：2023-11-14
申请号：CN202210480895.8
申请日：2022-05-05
Applicant: 华为技术有限公司
Abstract: 本申请公开了一种采样装置、相关设备和控制方法，本申请提出一种采样装置，可以包括第一采样平面、第一供压电路、X个第二供压电路、控制器和读取电路，通过利用铁电电容的极化方向按照一定概率翻转的特性，模拟概率事件的概率分布并获得该概率分布的样本，实现采样操作。具体地，可以通过调整铁电电容两端的电压，使得铁电电容的极化方向的翻转概率，与概率事件可能出现的不同结果的概率相同，从而可以根据读取到的铁电电容极化方向翻转情况，确定概率事件可能出现的不同结果是否发生，以此完成对概率事件的采样。本申请提供的采样装置可以减少实现采样操作对于芯片面积的开销。
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Patent Agency Ranking
公开(公告)号：CN119922901A
公开(公告)日：2025-05-02
申请号：CN202311429486.6
申请日：2023-10-30
Applicant: 华为技术有限公司
IPC: H10B10/00 , G11C11/412 , G11C5/06 , G11C5/10
Abstract: 本申请提供一种静态随机存取存储阵列、存储器、电子设备、控制方法以及制备方法。涉及数据存储技术领域。该SRAM存储阵列中的存储单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，还包括第一电容和第二电容，第一晶体管和第三晶体管串联，其串联耦合点形成第一数据存储节点，第二晶体管和第四晶体管串联，其串联耦合点形成第二数据存储节点，第一电容与第一数据存储节点电连接，第二电容与第二数据存储节点电连接。利用两个电容，可以增加存储数据电容值，增大存储电荷量，进而可以延长数据保持时间，并且，还可以降低电容耦合效应对数据存储状态的影响。
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公开(公告)号：CN118116446A
公开(公告)日：2024-05-31
申请号：CN202211523718.X
申请日：2022-11-30
Applicant: 华为技术有限公司
Abstract: 本申请实施例公开了一种存储器、存储装置和电子设备，涉及存储技术领域，解决了采用熔断电路存储参数时，芯片的功耗较大的问题。具体方案为：提供一种存储器，该存储器包括多个反熔断存储单元，每个反熔断存储单元包括耦合的电容和晶体管，该晶体管用于选通电容。其中，电容设置在衬底上，晶体管层叠设置在电容远离衬底一侧。
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公开(公告)号：CN118116427A
公开(公告)日：2024-05-31
申请号：CN202211509468.4
申请日：2022-11-29
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种存储单元和存储器，通过设置第一存储子单元、第二存储子单元、第一晶体管和第二晶体管，并通过将第一晶体管与第一读位线电连接且将第二晶体管与第二读位线电连接，减小了存储单元的面积，也就是提高存储单元的集成度，且减小了存储单元的功耗。存储单元可以包括第一存储子单元、第二存储子单元、第一晶体管和第二晶体管。第一存储子单元可以与第一晶体管电连接，第一晶体管还可以与第一读位线电连接。类似地，第二存储子单元可以与第二晶体管电连接，第二晶体管还可以与第二读位线电连接。
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公开(公告)号：CN117766593A
公开(公告)日：2024-03-26
申请号：CN202211124100.6
申请日：2022-09-15
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种电容结构、电容阵列、存储器及电子设备，电容结构包括至少一个第一极和第二极连接的场效应晶体管，该场效应晶体管包括叠层结构、沟道层、栅氧化层和栅极，叠层结构包括依次层叠设置的第一极、介质层和第二极，且叠层结构上开设有沟槽，沟槽的开口位于第二极的上表面，沟槽贯穿第二极和介质层。沟道层覆盖沟槽的侧壁和底部，栅氧化层覆盖沟道层，栅极填充于栅氧化层所限定的区域且从沟槽中溢出。采用上述场效应晶体管构成电容结构可以减小面积开销，可以增加电容阵列的电路密度，并采用电容阵列作为冗余存储阵列，可以增加存储器的存储密度。
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公开(公告)号：CN117636934A
公开(公告)日：2024-03-01
申请号：CN202210951932.9
申请日：2022-08-09
Applicant: 华为技术有限公司
IPC: G11C11/16
Abstract: 本申请提供一种芯片和终端，可以使基于磁畴壁逻辑的芯片具有时序功能。该芯片包括层叠设置的磁性材料层和导电层，磁性材料层包括第一干路、第二干路、第一支路和第二支路，第一支路和第二支路构成闭合环路。第一支路包括依次连接的第一传输支路、逻辑运算支路和第二传输支路，第二支路包括依次连接的第三传输支路、反馈支路和第四传输支路；第一传输支路和第三传输支路与第一干路连接，第二传输支路和第四传输支路与第二干路连接。第一传输支路的线宽小于第三传输支路的线宽，第二传输支路的线宽大于第四传输支路的线宽。导电层用于传输电流，以使得磁性材料层的磁畴交替从第一干路移动至第二干路，以及从第二干路移动至第一干路。
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