公开(公告)号：CN118301940A

公开(公告)日：2024-07-05

申请号：CN202310003562.0

申请日：2023-01-03

Applicant: 华为技术有限公司

Inventor： 黄凯亮 ,  景蔚亮 ,  孙莹 ,  王正波

IPC: H10B53/20

Abstract: 本申请实施例提供一种存储阵列、电子设备、存储器及其制造方法，用于解决铁电存储器的存储密度小的技术问题。该存储阵列中包括多个存储单元，且多个存储单元沿垂直于衬底的方向层叠设置在衬底上，多个存储单元在衬底上的投影面积较小，能够实现存储器更大容量和更高密度的集成。存储单元包括晶体管、电容组件。晶体管的第一极和电容组件的第一电极共用同一电极，晶体管的第二极和电容组件的第二电极共用同一电极。晶体管和电容组件之间是多电极连接的关系，晶体管的栅极能够环绕电容层设置，使得存储单元在衬底上的投影面积较小。相邻的两个存储单元中，一个晶体管的第一极和另一个晶体管的第二极电连接，实现垂直存储链条上的选址。

公开(公告)号：CN117941001A

公开(公告)日：2024-04-26

申请号：CN202180101887.1

申请日：2021-11-30

Applicant: 华为技术有限公司

Inventor： 景蔚亮 ,  王正波 ,  冯君校 ,  黄凯亮 ,  廖恒

IPC: G11C15/04

Abstract: 本申请实施例提供了一种内容寻址存储器及其相关方法和电子设备，涉及存储技术领域，用于提升存储密度，降低存储器占用的面积，该内容寻址存储器的存储单元包括m行n列存储单元，m和n为大于或等于1的整数，每个存储单元包括晶体管、第一电容与第二电容；其中，晶体管的控制端与第一电容的第一极板、第二电容的第一极板连接，晶体管的第一端连接字线，晶体管的第二端连接匹配线，第一电容的第二极板连接第一位线，第二电容的第二极板连接第二位线。

公开(公告)号：CN117636934A

公开(公告)日：2024-03-01

申请号：CN202210951932.9

申请日：2022-08-09

Applicant: 华为技术有限公司

Inventor： 冯君校 ,  章文强 ,  殷士辉 ,  黄凯亮 ,  景蔚亮 ,  王正波

IPC: G11C11/16

Abstract: 本申请提供一种芯片和终端，可以使基于磁畴壁逻辑的芯片具有时序功能。该芯片包括层叠设置的磁性材料层和导电层，磁性材料层包括第一干路、第二干路、第一支路和第二支路，第一支路和第二支路构成闭合环路。第一支路包括依次连接的第一传输支路、逻辑运算支路和第二传输支路，第二支路包括依次连接的第三传输支路、反馈支路和第四传输支路；第一传输支路和第三传输支路与第一干路连接，第二传输支路和第四传输支路与第二干路连接。第一传输支路的线宽小于第三传输支路的线宽，第二传输支路的线宽大于第四传输支路的线宽。导电层用于传输电流，以使得磁性材料层的磁畴交替从第一干路移动至第二干路，以及从第二干路移动至第一干路。

公开(公告)号：CN116686403A

公开(公告)日：2023-09-01

申请号：CN202180056186.0

申请日：2021-12-22

Applicant: 华为技术有限公司

Inventor： 殷士辉 ,  景蔚亮 ,  黄凯亮 ,  卜思童 ,  王正波 ,  许俊豪

IPC: H10B53/30

Abstract: 本申请的实施例提供一种铁电存储器及电子设备，涉及存储器技术领域，可以减小存储单元的面积。铁电存储器中的存储单元包括读取晶体管、预充晶体管和电容组；读取晶体管的第一极与第一位线电连接，第二极与源线电连接；预充晶体管的第一极与读取晶体管的栅极电连接，第二极与第二位线电连接，栅极与控制线电连接；读取晶体管的第一极和预充晶体管的第一极均设置在第二极沿第一方向的一侧，读取晶体管的半导体层包括第一部分，预充晶体管的半导体层包括第二部分，第一部分和第二部分均沿第一方向延伸；电容组包括层叠的第一电容和第二电容；第一电容和第二电容与读取晶体管的栅极电连接，第一电容还与第一字线电连接，第二电容还与第二字线电连接。

公开(公告)号：CN116686399A

公开(公告)日：2023-09-01

申请号：CN202180086867.1

申请日：2021-03-08

Applicant: 华为技术有限公司

Inventor： 黄凯亮 ,  景蔚亮 ,  冯君校 ,  王正波

IPC: H10B12/00

Abstract: 本申请实施例提供一种半导体装置、电子设备、晶体管的形成方法和存储器的形成方法。涉及存储器技术领域，可以提高存储单元的集成密度。该半导体装置包括衬底和形成在衬底上的第一晶体管和第二晶体管，第二晶体管与第一晶体管电连接，第一晶体管和第二晶体管沿与衬底相垂直的第一方向排布，第一晶体管和第二晶体管均包括栅极、半导体层、第一极和第二极；第一晶体管和第二晶体管中的任一晶体管中，栅极和半导体层沿与衬底相平行的第二方向排布，第一极和第二极沿第一方向设置在半导体层的两侧，并分别与半导体层电连接。

公开(公告)号：CN119769185A

公开(公告)日：2025-04-04

申请号：CN202280099465.X

申请日：2022-09-20

Applicant: 华为技术有限公司

Inventor： 景蔚亮 ,  孙莹 ,  黄凯亮 ,  王正波 ,  廖恒

IPC: H10B12/00 ,  H10B53/20 ,  H10B53/30

Abstract: 一种三维存储阵列(31)、存储器(300)、存储阵列的形成方法，以及电子设备。涉及半导体存储器技术领域。主要用于提升存储单元(400)的集成密度，简化制备方法。该存储器(300)包括衬底(100)、多个存储层(501，502，503)，每一个存储层(501，502，503)包括沿与衬底(100)相垂直方向堆叠的第一金属层(50A1)和第二金属层(50A2)，第一金属层(50A1)和第二金属层(50A2)之间被介质层(51)电隔离开；每一个存储层(501，502，503)中的一个存储单元(400)包括晶体管(Tr)和电容器(C)，即就是存储单元(400)中的晶体管(Tr)和电容器(C)被集成在堆叠的第一金属层(50A1)、介质层(51)和第二金属层(50A2)中。该存储阵列(31)在实现三维集成的基础上，还可以减小每一个存储单元(400)的面积，以提升集成密度，另外，还不会给工艺提出较大的挑战。

公开(公告)号：CN118824321A

公开(公告)日：2024-10-22

申请号：CN202310452567.1

申请日：2023-04-17

Applicant: 华为技术有限公司

Inventor： 朱宇 ,  黄凯亮 ,  孙莹 ,  景蔚亮 ,  王正波 ,  廖恒

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/26 ,  H10B12/00

Abstract: 本申请提供一种存储单元、存储器、制作方法及电子设备，存储单元可以包括写入晶体管、读取晶体管和防漏电模块，写入晶体管的第二极与读取晶体管的控制极连接，防漏电模块分别与读取晶体管的第二极、读取控制线和读取数据线连接，在进行读操作时，在读取控制线提供的读取控制信号的作用下，防漏电模块将读取数据线提供的读取数据信号对应的电流通过读取晶体管传输至接地线中，以避免流入至读取控制线中，进而避免对读取控制线的电压造成干扰；同时，通过防漏电模块还可以提取到读取晶体管中存储的数据。从而，在实现读操作的基础上，还可以避免读操作时出现的漏电，减少读操作时产生的功耗，保证读操作的有效进行。

公开(公告)号：CN118119176A

公开(公告)日：2024-05-31

申请号：CN202211520753.6

申请日：2022-11-30

Applicant: 华为技术有限公司

Inventor： 焦广泛 ,  景蔚亮 ,  黄凯亮 ,  王昭桂 ,  王正波

IPC: H10B12/00

Abstract: 本申请实施例提供一种存储阵列、存储器及电子设备，涉及半导体存储器技术领域，用于提升存储器的存储密度。该存储阵列包括衬底以及多个存储层，多个存储层沿着与衬底垂直的第一方向堆叠，存储层包括多个存储单元以及第一控制线结构、第二控制线结构和第三控制线结构，存储单元包括浮体效应晶体管，浮体效应晶体管包括第一栅极、第一极、第二极以及位于第一极与第二极之间的沟道，沟道沿与衬底平行的第二方向设置，第一栅极与沟道之间由栅氧介质层隔开，第一极与第一控制线结构连接，第二极与第二控制线结构连接，第一栅极与第三控制线结构连接，通过堆叠1T0C结构存储单元形成的存储层，可以提高存储密度。

公开(公告)号：CN117769258A

公开(公告)日：2024-03-26

申请号：CN202211115561.7

申请日：2022-09-14

Applicant: 华为技术有限公司

Inventor： 黄凯亮 ,  景蔚亮 ,  殷士辉 ,  王正波 ,  廖恒

IPC: H10B53/30 ,  H10B53/10 ,  G11C11/22

Abstract: 本申请提供了一种铁电存储器、三维集成电路、电子设备，涉及半导体芯片技术领域，提高了电容器的抗干扰能力。铁电存储器包括电容器，电容器包括第一堆叠层、第一导电柱、第二导电柱、第一铁电层和第二铁电层，第一堆叠层包括相连的第一导电部和第二导电部。第一导电柱贯穿第一导电部，第二导电柱贯穿第二导电部。第一铁电层贯穿第一导电部，且围绕第一导电柱设置，第二铁电层贯穿第二导电部，且围绕第二导电柱设置。该电容器包括串联设置的第一电容器和第二电容器，第一电容器包括第一导电柱、第一铁电层和第一导电部，第二电容器包括第二导电柱、第二铁电层和第二导电部。该铁电存储器可应用于三维集成电路中，以实现对数据的读取和写入。

公开(公告)号：CN118870793A

公开(公告)日：2024-10-29

申请号：CN202310476798.6

申请日：2023-04-27

Applicant: 华为技术有限公司

Inventor： 孙莹 ,  黄凯亮 ,  景蔚亮 ,  王正波 ,  廖恒

IPC: H10B10/00

Abstract: 本申请提供一种存储阵列、其制作方法、存储器及电子设备，存储阵列包括：多个存储单元、多条写字线、多条读字线、多条位线以及多条固定电位信号线。存储单元包括：写入晶体管和读取晶体管，写入晶体管的控制端与写字线电连接，写入晶体管的第一极和读取晶体管的第一极与位线电连接，写入晶体管的第二极与读取晶体管的第一控制端电连接，读取晶体管的第二极与固定电位信号线电连接，读取晶体管的第二控制端与读字线电连接。多个存储单元沿第一方向、第二方向和第三方向堆叠设置。写字线和读字线沿第三方向延伸，位线和固定电位信号线沿第二方向延伸。从而，可以提高存储阵列的存储密度，增大存储器的存储容量。