公开(公告)号：CN117674823A

公开(公告)日：2024-03-08

申请号：CN202211008904.X

申请日：2022-08-22

Applicant: 华为技术有限公司

Inventor： 冯君校 ,  王昭桂 ,  麦克斯韦·伽马·蒙泰罗 ,  阮文代 ,  古里·桑卡尔·卡尔 ,  景蔚亮

IPC: H03K19/21 ,  G06F7/501

Abstract: 一种逻辑芯片及电子设备,涉及逻辑运算领域，以解决目前异或门、全加法器等逻辑电路使用磁畴壁逻辑电路实现相应逻辑功能时，结构过于复杂，尺寸较大，增加了集成难度和功耗的问题。该逻辑芯片使用多个多输入的多数决定门构建异或门或者全加法器逻辑电路，在实现异或门或者全加法器逻辑电路的功能的同时简化了磁畴壁逻辑电路的结构，也降低了功耗。

公开(公告)号：CN117673167A

公开(公告)日：2024-03-08

申请号：CN202211055661.5

申请日：2022-08-31

Applicant: 华为技术有限公司

Inventor： 黄凯亮 ,  景蔚亮 ,  章文强 ,  王昭桂 ,  王正波 ,  廖恒 ,  古里·桑卡尔·卡尔 ,  考斯图夫·班纳吉

IPC: H01L29/786 ,  H01L29/417 ,  H01L21/336

Abstract: 本申请实施例提供一种芯片及其制备方法、电子设备，解决了芯片的栅控能力随器件尺寸的微缩而降低的问题。该芯片包括衬底、源极、漏极、第一通道孔、沟道层、栅极和栅介质层；第一通道孔的侧壁面为凹壁面，凹壁面上形成有沟道层。其中，凹壁面包括第一通道孔的侧壁朝平行于衬底的方向凹陷形成的凹腔的壁面，凹腔形成的壁面增加了沟道层的形成位置，使得沟道层的面积增加。以及，凹腔位于源、漏极之间，这样，源、漏极的部分表面形成凹腔的壁面，进而，设置在凹腔壁面的沟道层与源、漏极的接触面积增大，提高了栅控能力，从而增加了芯片的开态电流。