-
公开(公告)号：CN117941001A
公开(公告)日：2024-04-26
申请号：CN202180101887.1
申请日：2021-11-30
Applicant: 华为技术有限公司
IPC: G11C15/04
Abstract: 本申请实施例提供了一种内容寻址存储器及其相关方法和电子设备，涉及存储技术领域，用于提升存储密度，降低存储器占用的面积，该内容寻址存储器的存储单元包括m行n列存储单元，m和n为大于或等于1的整数，每个存储单元包括晶体管、第一电容与第二电容；其中，晶体管的控制端与第一电容的第一极板、第二电容的第一极板连接，晶体管的第一端连接字线，晶体管的第二端连接匹配线，第一电容的第二极板连接第一位线，第二电容的第二极板连接第二位线。
-
公开(公告)号：CN117636934A
公开(公告)日：2024-03-01
申请号：CN202210951932.9
申请日：2022-08-09
Applicant: 华为技术有限公司
IPC: G11C11/16
Abstract: 本申请提供一种芯片和终端，可以使基于磁畴壁逻辑的芯片具有时序功能。该芯片包括层叠设置的磁性材料层和导电层，磁性材料层包括第一干路、第二干路、第一支路和第二支路，第一支路和第二支路构成闭合环路。第一支路包括依次连接的第一传输支路、逻辑运算支路和第二传输支路，第二支路包括依次连接的第三传输支路、反馈支路和第四传输支路；第一传输支路和第三传输支路与第一干路连接，第二传输支路和第四传输支路与第二干路连接。第一传输支路的线宽小于第三传输支路的线宽，第二传输支路的线宽大于第四传输支路的线宽。导电层用于传输电流，以使得磁性材料层的磁畴交替从第一干路移动至第二干路，以及从第二干路移动至第一干路。
-
公开(公告)号：CN116686399A
公开(公告)日：2023-09-01
申请号：CN202180086867.1
申请日：2021-03-08
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供一种半导体装置、电子设备、晶体管的形成方法和存储器的形成方法。涉及存储器技术领域，可以提高存储单元的集成密度。该半导体装置包括衬底和形成在衬底上的第一晶体管和第二晶体管，第二晶体管与第一晶体管电连接，第一晶体管和第二晶体管沿与衬底相垂直的第一方向排布，第一晶体管和第二晶体管均包括栅极、半导体层、第一极和第二极；第一晶体管和第二晶体管中的任一晶体管中，栅极和半导体层沿与衬底相平行的第二方向排布，第一极和第二极沿第一方向设置在半导体层的两侧，并分别与半导体层电连接。
-
公开(公告)号：CN117136637A
公开(公告)日：2023-11-28
申请号：CN202180095756.7
申请日：2021-06-29
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供一种存储器及其形成方法、包含有该存储器的电子设备。主要用于提升存储器的存储密度。该存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和与晶体管电连接的电容器，其中，晶体管包括栅极、半导体层、第一极和第二极，以及栅介质层；第一极和第二极沿第一方向排布，栅极位于第一极和第二极之间，栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅极和半导体层之间被栅介质层隔离开，第二方向为与衬底相平行的方向。这样的话，通过在栅极的沿第二方向相对两侧中的其中一侧具有半导体层，可以减少每个存储单元在衬底上所占据的面积，进而提升存储密度。
-
公开(公告)号：CN117054750A
公开(公告)日：2023-11-14
申请号：CN202210480895.8
申请日：2022-05-05
Applicant: 华为技术有限公司
Abstract: 本申请公开了一种采样装置、相关设备和控制方法，本申请提出一种采样装置，可以包括第一采样平面、第一供压电路、X个第二供压电路、控制器和读取电路，通过利用铁电电容的极化方向按照一定概率翻转的特性，模拟概率事件的概率分布并获得该概率分布的样本，实现采样操作。具体地，可以通过调整铁电电容两端的电压，使得铁电电容的极化方向的翻转概率，与概率事件可能出现的不同结果的概率相同，从而可以根据读取到的铁电电容极化方向翻转情况，确定概率事件可能出现的不同结果是否发生，以此完成对概率事件的采样。本申请提供的采样装置可以减少实现采样操作对于芯片面积的开销。
-
Patent Agency Ranking
公开(公告)号：CN114792735A
公开(公告)日：2022-07-26
申请号：CN202110106685.8
申请日：2021-01-26
Applicant: 华为技术有限公司
IPC: H01L29/786 , H01L29/423 , H01L29/06 , G11C16/08 , G11C16/24
Abstract: 本申请实施例提供一种薄膜晶体管、存储器及制作方法、电子设备，涉及存储器技术领域，可以降低薄膜晶体管的尺寸，提高面积利用率，且降低布线难度。该薄膜晶体管包括栅极、第一极、第二极、第一介质层、第二介质层以及半导体层。其中，栅极包括位于顶部的栅基底和从栅基底向底部延伸的栅极柱；第一极位于底部；第二极位于第一极和栅基底之间；第一介质层设置在第二极和第一极之间，第一介质层用于将第一极和第二极隔开；第二介质层覆盖栅基底的表面和栅极柱的表面；半导体层沿栅极柱的侧面设置，且第二介质层将半导体层与栅极隔开。第一极和第二极分别与半导体层电连接。
-
公开(公告)号：CN118202472A
公开(公告)日：2024-06-14
申请号：CN202180103907.9
申请日：2021-12-06
Applicant: 华为技术有限公司
IPC: H01L29/786 , H10B53/30 , H10B12/00
Abstract: 本申请提供了一种晶体管装置及其制备方法、电子器件。该晶体管装置包括衬底结构以及设置于衬底结构上的沟道层、第一电极和电极结构；第一电极与电极结构隔离；电极结构包括沿第一方向排布的至少两个电极层，任意两个相邻的电极层之间电隔离，第一方向垂直于衬底结构；沿第一方向，至少两个电极层包括交替排布的至少一个源极和至少一个漏极；当源极和漏极均为至少两个，任意两个源极之间电连接，任意两个漏极之间电连接；沟道层位于第一电极与电极结构之间，且沟道层与任意一个电极层接触。该晶体管装置在不增加器件单元面积的基础上，通过增加电极层可以获得多个等效沟道，提高整个晶体管装置的有效沟道宽度以提高器件的输出电流。
-
公开(公告)号：CN117674823A
公开(公告)日：2024-03-08
申请号：CN202211008904.X
申请日：2022-08-22
Applicant: 华为技术有限公司
Abstract: 一种逻辑芯片及电子设备,涉及逻辑运算领域，以解决目前异或门、全加法器等逻辑电路使用磁畴壁逻辑电路实现相应逻辑功能时，结构过于复杂，尺寸较大，增加了集成难度和功耗的问题。该逻辑芯片使用多个多输入的多数决定门构建异或门或者全加法器逻辑电路，在实现异或门或者全加法器逻辑电路的功能的同时简化了磁畴壁逻辑电路的结构，也降低了功耗。
-
公开(公告)号：CN117015827A
公开(公告)日：2023-11-07
申请号：CN202180095759.0
申请日：2021-07-27
Applicant: 华为技术有限公司
IPC: G11C11/22
Abstract: 本申请实施例提供一种铁电存储器及其形成方法、包含有该铁电存储器的电子设备。主要用于提升铁电存储器的存储容量和存储密度。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和多个铁电电容，也就是说，每一个存储单元包括至少两个铁电电容，以构成多比特数据存储，晶体管和多个铁电电容沿与衬底相垂直的第一方向排布；任一铁电电容包括第一电极层、第二电极层和形成在第一电极层和第二电极层之间的铁电层；多个铁电电容的每相邻两个铁电电容的第一电极层相接触，以形成沿第一方向延伸的共用第一电极层。这样的话，通过使得晶体管和多个铁电电容沿与衬底相垂直的方向排布，以提升存储密度。
-
公开(公告)号：CN116799057A
公开(公告)日：2023-09-22
申请号：CN202210247054.2
申请日：2022-03-14
Applicant: 华为技术有限公司
IPC: H01L29/78 , H01L29/45 , H01L21/336
Abstract: 本申请实施例公开了一种垂直沟道晶体管结构，在源极和介质层之间，以及在漏极和介质层之间均引入接触层，这两个接触层电阻低，掺杂浓度高，与金属接触良好，可以使得源极、漏极和半导体沟道层之间形成欧姆接触，这种结构的垂直沟道晶体管在工作时，电子可以利用波动性直接穿过势垒从源极进入半导体沟道层，以及从半导体沟道层进入漏极，也即实现了电流的遂穿注入，大大降低了垂直沟道晶体管的接触电阻，增大了垂直沟道晶体管的工作电流。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.02 seconds)
