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公开(公告)号：CN115831172A
公开(公告)日：2023-03-21
申请号：CN202211394121.X
申请日：2022-11-08
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种抗辐射加固的RRAM灵敏放大器电路，包括线性稳压电路、可调电流镜电路、可调电阻电路、比较器电路、反相器电路、锁存器电路和抗辐射加固版图结构。所述线性稳压电路向存储单元位线提供稳定的读电压，并添加限幅二极管对位线电压进行限幅；所述可调电流镜电路用于调整读电流的放大倍数；所述可调电阻电路用于电流电压转换，并调整放大电压倍数；所述锁存器电路对输入电压进行锁存并输出最终数字信号；所述抗辐射加固版图结构采用环形栅和加固的保护环。本发明设计的RRAM灵敏放大器电路负载范围大，读取速度快，具有很强的抗单粒子、总剂量辐射能力，版图布局易实现。
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公开(公告)号：CN118748028A
公开(公告)日：2024-10-08
申请号：CN202410770393.8
申请日：2024-06-14
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G11C11/16
Abstract: 本发明涉及一种高可靠实时自中断STT‑MRAM写电路，由写电流通路和实时自中断写电流控制等模块组成。本发明所述的写电路适用于2T2MTJ存储单元结构，即采用2个Transistor和2个MTJ记录1bit数据；写电流通路由存储单元和外围电路组成，其中外围电路采用双电流镜结构，缓解STT写操作的电流、时间不对称问题；实时自中断写电流控制模块在确保写正确率、不启动读电路的情况下，缩短具体单元的写时间、降低写功耗，大大提高了存储单元的数据保持能力和使用寿命。本发明具有数据存储高可靠、写操作高效率、存储单元长寿命等优点，可作为高可靠、长寿命STT‑MRAM写电路设计的解决方案。
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公开(公告)号：CN116131814A
公开(公告)日：2023-05-16
申请号：CN202211493609.8
申请日：2022-11-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明涉及一种适用于FDSOI工艺的双电源冗余锁存瞬时剂量率辐射加固触发器结构,属于抗辐射集成电路设计技术领域。通过增加冗余锁存结构，抑制由瞬时剂量率辐射导致的电源塌陷所引起的触发器输出数据翻转和扰动。冗余锁存结构采用与触发器主体结构不同的电源供电，并进行版图加固设计。整体电路采用晶体管堆叠结构，提高触发器抗瞬时剂量率辐射的能力。本发明的设计基于商用规则，可操作性强，易实现。
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公开(公告)号：CN110676252B
公开(公告)日：2022-05-13
申请号：CN201910865159.2
申请日：2019-09-12
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H01L27/02 , H01L27/092
Abstract: 本发明涉及一种抗瞬时辐射加固的集成电路版图结构，包括P阱，N阱，NMOS器件，PMOS器件，第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触；其中，NMOS器件、第一P阱接触和第二P阱接触位于P阱中，PMOS器件、第一N阱接触和第二N阱接触位于N阱中；第一P阱接触在NMOS器件源端一侧，第二P阱接触在NMOS器件漏端一侧，第一P阱接触和第二P阱接触的面积之和不小于所在P阱面积的15％，第一N阱接触在PMOS器件源端一侧，第二N阱接触在PMOS器件漏端一侧，第一N阱接触和第二N阱接触的面积之和不小于所在N阱面积的15％；上述面积是指所述区域的平面版图面积。
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公开(公告)号：CN118506829A
公开(公告)日：2024-08-16
申请号：CN202410613964.7
申请日：2024-05-17
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种基于互补存储单元的RRAM灵敏放大器电路，属于非易失性存储器电路设计技术领域，包括正向放大电路、反向放大电路、比较器、数据存储单元和互补存储单元。正向放大电路向数据存储单元提供稳定的读电压，并放大位线电流，转换为电压信号；反向放大电路向互补存储单元提供稳定的读电压，并放大位线电流，转换为电压信号；比较器用于比较两个互补的电压信号；数据存储单元与互补存储单元共同存储逻辑相反的一组数据；本发明设计的RRAM灵敏放大器电路具有更高的读取裕度、更低的读错误率，抗工艺波动能力强，设计复杂度低，电路容易实现。
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Patent Agency Ranking
公开(公告)号：CN112234954B
公开(公告)日：2023-08-29
申请号：CN202011018917.6
申请日：2020-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/02
Abstract: 本发明一种节点反馈的单粒子翻转加固触发器电路结构，包括：第一反相器电路、延时电路、C单元结构、第一时钟控制输入电路、第二时钟控制输入电路、第三时钟控制输入电路、第四时钟控制输入电路、主锁存器电路、从锁存器电路、第二反相器电路、第三反相器电路、第四反相器电路和第五反相器电路。反相器电路用于反相输入数据信号D、产生时钟信号CLKN、CLKNN以及输出Q；延时电路用于延时瞬态脉冲；C单元结构用于滤波；时钟控制输入结构用于控制信号在主从锁存器中的传播；主从锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态。本发明设计的电路结构，针对单粒子翻转，加固效果好，敏感节点划分容易，版图布局易实现。
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公开(公告)号：CN118380030A
公开(公告)日：2024-07-23
申请号：CN202410352570.0
申请日：2024-03-26
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 一种基于存储单元单向编程的存储器写保护电路，包括：写保护配置信息存储位，用于接收写保护状态配置信号IN1和IN2并存储写保护状态配置数据；或非门读取控制模块用于接收IN1和IN2并控制写保护配置信息存储位中数据读取通路的开闭；单向编程供电模块用于提供单向编程操作所需电压或电流；灵敏放大器数据读取模块用于读取写保护状态配置数据；逻辑判断模块判断处理写保护状态配置数据，输出写保护控制信号；并入逻辑模块用于接收写保护控制信号，逻辑运算后生成写使能输入信号EN_in；主存储器模块判断主存储器模块是否被允许进行写操作。本发明既可实现存储器的永久写保护功能，也能在启用写保护功能之前允许用户进行存储器存储信息的足够多次编程调试。
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公开(公告)号：CN117976013A
公开(公告)日：2024-05-03
申请号：CN202311523868.5
申请日：2023-11-15
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G11C13/00
Abstract: 本发明属于集成电路领域，具体涉及了一种带Forming保护的RRAM存储器写电路，旨在解决现有的低电压CMOS器件设计的RRAM存储器的写电路在确保写操作过程中不出现超过晶体管耐压能力的可靠性不足的问题。本发明包括：阻变器件、选通NMOS管和选通开关组；阻变器件的两端分别连接位线BL和选通NMOS管的漏级；选通NMOS管的源极连接源线SL；所述选通开关组包括第一部分和第二部分；所述位线BL连接至第一部分；所述源线SL连接至第二部分。本发明降低了电路功耗，使电路可以通过采用低压小线宽晶体管提升电路的集成度和读写速度，使新型存储器RRAM可以采用更小工艺节点，实现更大容量、更高速度和更低功耗。
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公开(公告)号：CN112234954A
公开(公告)日：2021-01-15
申请号：CN202011018917.6
申请日：2020-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/02
Abstract: 本发明一种节点反馈的单粒子翻转加固触发器电路结构，包括：第一反相器电路、延时电路、C单元结构、第一时钟控制输入电路、第二时钟控制输入电路、第三时钟控制输入电路、第四时钟控制输入电路、主锁存器电路、从锁存器电路、第二反相器电路、第三反相器电路、第四反相器电路和第五反相器电路。反相器电路用于反相输入数据信号D、产生时钟信号CLKN、CLKNN以及输出Q；延时电路用于延时瞬态脉冲；C单元结构用于滤波；时钟控制输入结构用于控制信号在主从锁存器中的传播；主从锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态。本发明设计的电路结构，针对单粒子翻转，加固效果好，敏感节点划分容易，版图布局易实现。
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公开(公告)号：CN110676252A
公开(公告)日：2020-01-10
申请号：CN201910865159.2
申请日：2019-09-12
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H01L27/02 , H01L27/092
Abstract: 本发明涉及一种抗瞬时辐射加固的集成电路版图结构，包括P阱，N阱，NMOS器件，PMOS器件，第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触；其中，NMOS器件、第一P阱接触和第二P阱接触位于P阱中，PMOS器件、第一N阱接触和第二N阱接触位于N阱中；第一P阱接触在NMOS器件源端一侧，第二P阱接触在NMOS器件漏端一侧，第一P阱接触和第二P阱接触的面积之和不小于所在P阱面积的15％，第一N阱接触在PMOS器件源端一侧，第二N阱接触在PMOS器件漏端一侧，第一N阱接触和第二N阱接触的面积之和不小于所在N阱面积的15％；上述面积是指所述区域的平面版图面积。
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