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公开(公告)号：CN119448983A
公开(公告)日：2025-02-14
申请号：CN202411562394.X
申请日：2024-11-04
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括信号输入端、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块响应第一电平状态，将第一延迟模块的正输出端的电平值置为第二延迟模块的负输出端的电平值，并基于该电平值输出第一信号；第二延迟模块响应第一电平状态，基于第一延迟模块的数据输入端的电平值与第一延迟模块的正输出端的电平值设置第二延迟模块的正输出端的电平值，并基于该电平值输出第二信号；第三延迟模块响应第二电平状态，基于第一延迟模块的负输出端的电平值确定第三延迟模块的正输出端的电平值，并基于该电平值输出第三信号。不同延迟模块可以延迟与自身存在连接关系的其他模块的信号输出，从而避免了分频电路出现信号交叠的问题。
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公开(公告)号：CN117171492A
公开(公告)日：2023-12-05
申请号：CN202311245306.9
申请日：2023-09-25
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现离散余弦变换的处理电路、方法和电子设备，其中处理电路包括控制子电路、第一忆阻器阵列、第二忆阻器阵列和减法子电路；控制子电路被配置为：在第一忆阻器阵列中存储离散余弦变换的算子矩阵中的正值元素，在第二忆阻器阵列中存储算子矩阵中的负值元素的绝对值；以及通过输入电路向第一忆阻器阵列和第二忆阻器阵列发送输入信号；第一忆阻器阵列被配置为：接收输入信号，输出第一输出信号；第二忆阻器阵列被配置为：接收输入信号，输出第二输出信号；减法子电路被配置为：根据第一输出信号和第二输出信号获得结果信号；该处理电路能够显著提升离散余弦变换的运算速度，减少数据搬运的能耗。
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公开(公告)号：CN119582813A
公开(公告)日：2025-03-07
申请号：CN202411708314.7
申请日：2024-11-26
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。
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公开(公告)号：CN117251213A
公开(公告)日：2023-12-19
申请号：CN202311296486.3
申请日：2023-10-08
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现快速傅里叶变换的处理电路、方法和电子设备，其中的处理电路包括控制子电路、M+1级翻转子电路和M级运算子电路；每一级运算子电路包括相同数量的多个计算单元，每个计算单元包括阻变存储器阵列；第一级翻转子电路的输入端用于连接输入电路，第i级运算子电路的输入端连接第i级翻转子电路的输出端，第i级运算子电路的输出端连接第i+1级翻转子电路的输入端；控制子电路被配置为：在第i级运算子电路的阻变存储器阵列中存储快速傅里叶变换矩阵的第i级参数；以及控制第i级翻转子电路将第i翻转序列输出至第i级运算子电路；上述处理电路能够降低快速傅里叶变换的处理能耗并提高处理速度。
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公开(公告)号：CN119584550B
公开(公告)日：2025-05-13
申请号：CN202510130707.2
申请日：2025-02-06
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本公开涉及一种存储器件及其制作方法、电子设备，存储器件包括：存储单元，设于衬底上，存储单元沿垂直于衬底的方向间隔排列，存储单元包括选通晶体管和阻变器件；选通晶体管包括沿平行于衬底的第一方向延伸的水平半导体层，阻变器件包括水平半导体层以及沿第一方向远离水平半导体层依次设置的阻变层和电极层；源线，沿平行于衬底的第二方向延伸，沿垂直于衬底的第三方向间隔排列，沿第一方向，源线设于水平半导体层远离阻变层一侧；字线，沿第三方向设置与沿第三方向排列的选通晶体管的水平半导体层相交；位线，沿第三方向设置与沿第三方向排列的阻变器件的电极层连接。利用垂直于衬底的第三方向集成存储单元，提高了存储器件的集成密度。
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Patent Agency Ranking
公开(公告)号：CN119418735A
公开(公告)日：2025-02-11
申请号：CN202510018855.5
申请日：2025-01-06
Applicant: 北京大学
Abstract: 本公开涉及一种存储单元、数据读写电路、存储器及其制备方法，涉及集成电路设计及制造技术领域，存储单元包括沿第一方向延伸的水平半导体层，及位于水平半导体层上的沿第一方向依次排布的写位线、写晶体管、读晶体管、读字线；写位线、读字线沿与第一方向相交的第二方向延伸；读晶体管沿垂直于第一方向、第二方向的第三方向延伸并贯穿水平半导体层，源线、读晶体管、读位线沿第三方向排布。至少能够在降低单层存储单元面积开销的同时，支持多层堆叠存储单元同时进行光刻。
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公开(公告)号：CN119171907A
公开(公告)日：2024-12-20
申请号：CN202411317889.6
申请日：2024-09-20
Applicant: 北京大学
Abstract: 本发明公开了一种共用参考电压的多步模数转换器及其运算方法，属于半导体CMOS超大规模集成电路中的存内计算技术领域。本发明提出来的RS‑ADC单步输出N1比特，一共用N2步完成N比特的量化，采用的NREF产生单元可以在多个ADC之间进行共用，相较于N比特的Flash‑ADC来说，灵敏放大器的数量由2N‑1减少至#imgabs0#相较于N比特的SAR‑ADC来说，本发明仅需要一个Boost电容，且将比较周期缩短至N2步#imgabs1#因此，在高并行度的存内计算应用中，本发明相比现有Flash‑ADC与SAR‑ADC在功耗或面积上具有优势。
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公开(公告)号：CN118890955A
公开(公告)日：2024-11-01
申请号：CN202410939692.X
申请日：2024-07-15
Applicant: 北京大学
Abstract: 本发明公开了一种叠层氧化物忆阻器的制备方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明叠层氧化物忆阻器包括底电极层、介质层A、介质层B和顶电极层，在制备完氧化物忆阻器的两层介质层后，在氮气氛围下，采用激光扫描的方式对介质层表面进行退火处理。采用本发明可以有效缓解介质层界面损伤，提升忆阻器性能。
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公开(公告)号：CN118016121B
公开(公告)日：2024-07-16
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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公开(公告)号：CN118016121A
公开(公告)日：2024-05-10
申请号：CN202410265933.7
申请日：2024-03-08
Applicant: 北京大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C5/02
Abstract: 本发明提供了一种高密度存储阵列及其操作方法，属于存储器和CMOS集成电路技术领域。该高密度存储阵列基于现有的2T0C存储阵列，改变了现有阵列中存储单元间写晶体管的连接关系，阵列相邻行的存储单元的写晶体管之间源漏直接连接，消除了现有阵列相邻行存储单元写晶体管隔离带来的面积开销。同时提出了该阵列写入的操作方法，通过控制阵列写字线和写位线，实现将阵列各行写入到所需的任意状态。本发明降低了阵列中存储单元面积，提高阵列存储密度，具有广阔的应用前景。
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