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公开(公告)号：CN107393833B
公开(公告)日：2020-09-29
申请号：CN201710157075.4
申请日：2017-03-16
Applicant: 丰田合成株式会社
IPC: H01L21/425 , H01L29/36 , H01L29/20 , H01L29/423
Abstract: 本发明提供一种不进行p型杂质的离子注入，便抑制电场集中在沟槽底面的外周附近的技术。是具有沟槽栅结构的半导体装置的制造方法,其中，在n型半导体区域形成工序中，在位于n型半导体区域的下方的n型半导体层的至少一部分，形成p型半导体层所包含的p型杂质扩散的p型杂质扩散区域。
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公开(公告)号：CN107180860B
公开(公告)日：2020-08-28
申请号：CN201710131034.8
申请日：2017-03-07
Applicant: 丰田合成株式会社
Abstract: 本发明提供一种减少制造时的繁琐度的技术。本发明的半导体装置具备：由含有镓的氮化物半导体形成的n型半导体区域、与上述n型半导体区域相接且由上述氮化物半导体形成的p型半导体区域、与上述n型半导体区域欧姆接触的第1电极、与上述p型半导体区域欧姆接触的第2电极，其中，上述第1电极和上述第2电极主要由相同的金属形成，上述相同的金属是选自钯、镍、铂中的至少一个金属，上述n型半导体区域的p型杂质浓度和上述p型半导体区域的p型杂质浓度实质上相同，上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差为1.0×1019cm‑3以上。
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公开(公告)号：CN105932052B
公开(公告)日：2019-05-14
申请号：CN201610104130.9
申请日：2016-02-25
Applicant: 丰田合成株式会社
IPC: H01L29/47 , H01L21/283 , H01L23/485
Abstract: 本发明涉及半导体装置。该半导体装置具备：半导体层，其具有具有上表面和侧面的呈台地状的台面结构、以及在台面结构的周围扩展的周围面；肖特基电极，其与上表面肖特基接合；绝缘膜，其从周围面通过侧面遍及肖特基电极上而形成，在肖特基电极上具有开口部；布线电极，其在开口部的内侧与肖特基电极电连接，从开口部的内侧通过绝缘膜的部位中的形成于侧面的部位上，遍及绝缘膜的部位中的形成于周围面的部分上形成。
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公开(公告)号：CN107799611A
公开(公告)日：2018-03-13
申请号：CN201710722945.8
申请日：2017-08-22
Applicant: 丰田合成株式会社
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L21/0274 , H01L21/8252 , H01L23/528 , H01L27/0814 , H01L29/0657 , H01L29/0661 , H01L29/1608 , H01L29/2003 , H01L29/452 , H01L29/475 , H01L29/66212 , H01L29/8725 , H01L29/66143
Abstract: 本发明提供一种半导体装置及其制造方法。半导体单元具备：台面部；台面部上的肖特基电极；绝缘膜，形成在接近台面部的上表面的一端的肖特基电极的一部分、台面部的侧面以及半导体层的表面上；以及形成在肖特基电极和绝缘膜上的布线电极。台面部的侧面与半导体层的表面所成的角为90度。布线电极位于台面部上的相对的绝缘膜之间。绝缘膜在半导体层的表面上相互连接，并将布线电极和半导体层隔开。
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公开(公告)号：CN105932052A
公开(公告)日：2016-09-07
申请号：CN201610104130.9
申请日：2016-02-25
Applicant: 丰田合成株式会社
IPC: H01L29/47 , H01L21/283 , H01L23/485
CPC classification number: H01L29/872 , H01L21/28537 , H01L21/28581 , H01L21/31116 , H01L21/31144 , H01L29/0657 , H01L29/1608 , H01L29/2003 , H01L29/24 , H01L29/407 , H01L29/456 , H01L29/47 , H01L29/6606 , H01L29/66143 , H01L29/66212 , H01L29/66969 , H01L29/475 , H01L21/283 , H01L23/485
Abstract: 本发明涉及半导体装置。该半导体装置具备：半导体层，其具有上表面和侧面的呈台地状的台面结构、以及在台面结构的周围扩展的周围面；肖特基电极，其与上表面肖特基接合；绝缘膜，其从周围面通过侧面遍及肖特基电极上而形成，在肖特基电极上具有开口部；布线电极，其在开口部的内侧与肖特基电极电连接，从开口部的内侧通过绝缘膜的部位中的形成于侧面的部位上，遍及绝缘膜的部位中的形成于周围面的部分上形成。
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Patent Agency Ranking
公开(公告)号：CN110459473A
公开(公告)日：2019-11-15
申请号：CN201910328277.X
申请日：2019-04-23
Applicant: 丰田合成株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/10
Abstract: 本发明的半导体装置及其制造方法能够抑制在沟槽的侧面部分产生因离子注入引起的损伤。半导体装置的制造方法包括：在第一n型半导体层层叠p型半导体层的层叠工序；在从p型半导体层的表面中的形成有槽部的位置分离的位置离子注入n型杂质或者p型杂质的离子注入工序；通过热处理，形成使被离子注入的杂质活化的注入区域，且使p型半导体层所包含的p型杂质扩散至位于注入区域的下方的第一n型半导体层，从而形成p型杂质扩散区域的热处理工序；贯通p型半导体层形成底部位于第一n型半导体层内的槽部的槽部形成工序；以及在槽部的表面隔着绝缘膜形成第一电极的第一电极形成工序。
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公开(公告)号：CN108574001A
公开(公告)日：2018-09-25
申请号：CN201810193710.9
申请日：2018-03-09
Applicant: 丰田合成株式会社
Abstract: 本发明提供提高半导体装置的耐压并抑制漏极-源极间的电容变高的技术。具有沟槽栅极结构的半导体装置具备第一n型半导体层、p型半导体层、沟槽、绝缘膜、栅极电极、源极电极以及漏极电极，第一n型半导体层具备含有p型杂质比含有n型杂质多的p型杂质含有区域，p型杂质含有区域与p型半导体层接触，在从n型半导体层与p型半导体层的层叠方向观察时，p型杂质含有区域位于不与源极电极的至少一部分重叠的位置且位于与沟槽的底面外周重叠的位置。
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公开(公告)号：CN104979407B
公开(公告)日：2017-12-05
申请号：CN201510047533.X
申请日：2015-01-29
Applicant: 丰田合成株式会社
IPC: H01L29/872 , H01L29/47 , H01L21/329 , H01L21/28
CPC classification number: H01L29/475 , H01L21/28581 , H01L21/324 , H01L29/1608 , H01L29/2003 , H01L29/401 , H01L29/402 , H01L29/66143 , H01L29/66212 , H01L29/778 , H01L29/872
Abstract: 本发明提供一种可提高电极层和半导体层的势垒高度的技术。该半导体装置包含由半导体形成的半导体层以及与上述半导体层至少一部分肖特基接合的电极层，其中，上述电极层从上述半导体层侧依次包含第1层和第2层，上述第1层是主要由镍形成的层，膜厚为50～200nm，上述第2层是主要由选自钯、铂和铱中的至少1种金属形成的层，上述第2层的膜厚为上述第1层的膜厚以上。
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公开(公告)号：CN105448694A
公开(公告)日：2016-03-30
申请号：CN201510608643.9
申请日：2015-09-22
Applicant: 丰田合成株式会社
IPC: H01L21/28
CPC classification number: H01L29/41725 , H01L21/28575 , H01L29/2003 , H01L29/452 , H01L21/28506 , H01L21/28079
Abstract: 本发明提供半导体装置及其制造方法。形成能够抑制由干式蚀刻引起的接触电阻的增大的电极。半导体装置的制造方法具备：在半导体层上形成层叠了多个电极层的电极的层叠工序；和对电极进行热处理的热处理工序，层叠工序包含：作为多个电极层中的一个，形成主要由铝(Al)构成的第一电极层的工序；作为多个电极层中的一个，在第一电极层上形成主要由具有比铝(Al)高的熔点且在450℃以上的温度下与铝(Al)发生反应的导电性材料构成的第二电极层的工序；以及作为多个电极层中距离半导体层最远的电极层，在第二电极层上形成主要由钯(Pd)构成的第三电极层的工序。
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公开(公告)号：CN104979407A
公开(公告)日：2015-10-14
申请号：CN201510047533.X
申请日：2015-01-29
Applicant: 丰田合成株式会社
IPC: H01L29/872 , H01L29/47 , H01L21/329 , H01L21/28
CPC classification number: H01L29/475 , H01L21/28581 , H01L21/324 , H01L29/1608 , H01L29/2003 , H01L29/401 , H01L29/402 , H01L29/66143 , H01L29/66212 , H01L29/778 , H01L29/872
Abstract: 本发明提供一种可提高电极层和半导体层的势垒高度的技术。该半导体装置包含由半导体形成的半导体层以及与上述半导体层至少一部分肖特基接合的电极层，其中，上述电极层从上述半导体层侧依次包含第1层和第2层，上述第1层是主要由镍形成的层，膜厚为50～200nm，上述第2层是主要由选自钯、铂和铱中的至少1种金属形成的层，上述第2层的膜厚为上述第1层的膜厚以上。
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