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公开(公告)号：CN115083935A
公开(公告)日：2022-09-20
申请号：CN202110260542.2
申请日：2021-03-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/66 , H01L29/16 , H01L29/423 , H01L29/78
Abstract: 本发明提供了一种碳化硅沟槽侧壁粗糙度的测量方法，该测量方法通过有效的制样工艺方法将垂直方向的待测量沟槽侧壁的形貌特征转变为一个水平方向的平面粗糙度的形貌特征，之后再进行侧壁粗糙度的测量，并且，该测量方法可以实现对小尺寸特别是1um及以下槽宽的碳化硅沟槽侧壁的粗糙度进行精确测量，且测量难度很低。
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公开(公告)号：CN109935582B
公开(公告)日：2021-04-06
申请号：CN201910138043.9
申请日：2019-02-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02 , H01L21/762
Abstract: 本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：深N型掺杂区设置在P衬底内；在深N型掺杂区内设置有第一P型掺杂区、第二P型掺杂区、N型掺杂区、第三P型掺杂区和第四P型掺杂区；在第一P型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二P型重掺杂区，第二P型重掺杂区位于第一P型掺杂区和深N型掺杂区的交界处；在第四P型掺杂区内设置有第三P型重掺杂区、第二N型重掺杂区和第四P型重掺杂区，第三P型重掺杂区位于第四P型掺杂区和深N型掺杂区的交界处；第二P型掺杂区和第三P型掺杂区的上方均设置有一场氧化层；在深N型掺杂区的上方且位于两个场氧化层之间设置有栅氧化层。
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公开(公告)号：CN108039365B
公开(公告)日：2021-01-12
申请号：CN201710875844.4
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/78 , H03K19/003
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、位于衬底上的氧化物层、位于氧化物层上的硅层；硅层上设置有源区和漏区，源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅，多晶硅为金属‑氧化物半导体场效应晶体管的栅极，其中，栅极的第一端部区域为第一掺杂类型的重掺杂，其余区域均为第二掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同，第一端部区域为栅极靠近漏区的区域。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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公开(公告)号：CN108155229A
公开(公告)日：2018-06-12
申请号：CN201711406234.6
申请日：2017-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/423
Abstract: 本申请提供的一种栅极部分变窄的绝缘栅双极晶体管，涉及半导体器件领域，包括：集电极、发射极，栅极，所述栅极的底部区域形成横向展宽结构；埋栅结构，所述横向展宽结构的下方横向扩展形成所述埋栅结构；其中，所述埋栅结构与发射极电位相连，减少所述晶体管的反馈电容值。解决了现有技术中所采用的方式由于底部横向扩展的栅极结构，增加了栅极和集电极的交叠面积，导致器件反馈电容显著增加，影响了器件的动态特性的技术问题，达到了能够在维持原有PNM器件电导调制能力的情况下，有效的减小器件反馈电容参数，从而优化了器件的综合参数特性的技术效果。
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公开(公告)号：CN108039364A
公开(公告)日：2018-05-15
申请号：CN201710874226.8
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/78 , H03K19/003
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，所述晶体管包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属‑氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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Patent Agency Ranking
公开(公告)号：CN107863339A
公开(公告)日：2018-03-30
申请号：CN201711008522.6
申请日：2017-10-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本发明公开了一种ESD钳位电路及集成电路，该钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；其中，第二N型晶体管的源极与第三N型晶体管的漏极连接，第二N型晶体管的漏极与电源之间连接有电容，第二N型晶体管的栅极与第二N型晶体管的漏极连接；第三N型晶体管的源极接地，第三N型晶体管的栅极与第三N型晶体管的漏极连接。本发明提供的电路，用以解决现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。实现了减小版图面积的技术效果。
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公开(公告)号：CN106409887A
公开(公告)日：2017-02-15
申请号：CN201611130412.2
申请日：2016-12-09
Applicant: 中国科学院微电子研究所
Inventor： 陆江
IPC: H01L29/10 , H01L29/739
CPC classification number: H01L29/7393 , H01L29/1066
Abstract: 本发明公开了一种绝缘栅双极晶体管，包括：衬底；位于所述衬底的栅极结构、发射极和集电极；集电极和发射极分别位于所述衬底的两端；栅极结构包括窄部、第一展宽部和第二展宽部，窄部位于两个发射极之间，第二展宽部位于栅极结构靠近集电极一侧，第一展宽部连接于窄部和第二展宽部之间；第一展宽部的宽度大于窄部的宽度，以填充与发射极连接的位于发射极的第一方向的区域，从而抑制所述发射极边缘的寄生晶体管的开启；二展宽部的宽度大于第一展宽部的宽度。用以解决现有技术中的PNM-IGBT器件，存在的抗闩锁能力弱的技术问题。实现了在保证器件参数性能的基础上显著的提高抗闩锁能力的技术效果。
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公开(公告)号：CN103855204A
公开(公告)日：2014-06-11
申请号：CN201210524694.X
申请日：2012-12-07
Applicant: 中国科学院微电子研究所 , 上海联星电子有限公司 , 江苏中科君芯科技有限公司
IPC: H01L29/739 , H01L29/06 , H01L29/08 , H01L29/16 , H01L21/331
CPC classification number: H01L29/7393 , H01L29/0615 , H01L29/0821 , H01L29/161 , H01L29/66325
Abstract: 本发明公开了一种逆导型IGBT的集电极结构，包括：基区、N-锗缺陷层、P+锗集电极区、N+锗短路区及集电极金属层；所述N-锗缺陷层设置在基区底面；所述P+锗集电极区及N+锗短路区并列设置在所述N-锗缺陷层底面与所述集电极金属层之间。本发明还公开了一种逆导型IGBT的集电极结构的制备方法。本发明提供的一种逆导型IGBT的集电极结构及其制备方法，采用锗材料或者锗硅材料做逆导型IGBT背面集电极可以大幅降低发生回跳现象时的集电极-发射极电压、发射极电流密度，从而抑制了器件的回跳现象，还可以在低温下获得较高的杂质激活率，能避免昂贵的离子注入过程，降低导通电压和关断时间。
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公开(公告)号：CN103681261A
公开(公告)日：2014-03-26
申请号：CN201210345386.0
申请日：2012-09-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/261
CPC classification number: H01L21/261
Abstract: 本发明公开了一种功率器件缓冲层或截流子存储层的制备方法，属于半导体设备技术领域，通过中子嬗变掺杂将中子通过掩膜注入到衬底的单侧或者双侧或者通过光致嬗变掺杂将光子通过掩膜注入到衬底的单侧或者双侧，通过精确控制中子或光子的辐照剂量，使衬底形成特定浓度的缓冲层或载流子存储层。由于中子和高能光子的穿透能力非常强，几乎是直线穿过衬底。在中子经过的路径上由于嬗变引入了N型或P型的杂质，通过控制辐照的剂量，可以形成具有浓度的N+或P型掺杂层。同时，由于中子束足够细，可以形成任何形状的掺杂分布图。
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公开(公告)号：CN102856356A
公开(公告)日：2013-01-02
申请号：CN201210371127.5
申请日：2012-09-28
Applicant: 中国科学院微电子研究所 , 江苏中科君芯科技有限公司 , 江苏物联网研究发展中心
IPC: H01L29/06 , H01L29/78 , H01L29/739
Abstract: 本发明公开了用于半导体功率器件的终端，包含至少两层场板和至少一个场限环；所述每层场板包含至少两块场板，其中，位于主结正上方的各个场板互相连接，并且所述主结与位于该主结正上方的相应场板连接，余下的场板之间通过绝缘材料隔开，同时所述场板位于终端部分的器件衬底外的上方；所述场限环位于终端部分的器件衬底里，在所述场限环的外侧设置有沟道截止环；所述上下相邻各层场板的各块场板上下交错排列，同时所述场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。
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