公开(公告)号：CN118800652A

公开(公告)日：2024-10-18

申请号：CN202310396028.0

申请日：2023-04-13

Applicant: 中国科学院微电子研究所

Inventor： 杨成樾 ,  蒋文静 ,  刘新宇 ,  王臻星 ,  张润泽 ,  汤益丹 ,  白云 ,  田晓丽 ,  郝继龙

IPC: H01L21/3065 ,  H01L21/04 ,  H01L21/67

Abstract: 本发明公开一种碳化硅沟槽刻蚀方法，涉及半导体器件制造技术领域，以解决微沟槽结构导致碳化硅器件耐压能力下降、可靠性降低的问题。所述碳化硅沟槽刻蚀方法包括在SiC衬底上刻蚀形成第一SiC沟槽，第一SiC沟槽的底部具有微沟槽结构；对第一SiC沟槽的底部进行刻蚀，形成第二SiC沟槽，以消除微沟槽结构。

公开(公告)号：CN112103345B

公开(公告)日：2024-05-28

申请号：CN202011003179.8

申请日：2020-09-22

Applicant: 中国科学院微电子研究所

Inventor： 刘佳维 ,  陆江 ,  白云 ,  田晓丽 ,  陈宏 ,  汤益丹 ,  杨成樾 ,  刘新宇

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本发明公开了一种SiC功率MOSFET器件，属于半导体器件技术领域，用以解决现有技术中SiC功率MOSFET器件在宇宙诱导的重离子影响下产生局部区域温度过高导致单粒子烧毁效应的问题。上述SiC功率MOSFET器件，包括衬底、层叠于衬底上的漂移层以及位于衬底和漂移层之间多层缓冲层，漂移层、缓冲层和漂移层的掺杂浓度依次递减，沿衬底至漂移层方向，多层缓冲层的掺杂浓度逐渐减小。本发明的SiC功率MOSFET器件可用于模拟电路和数字电路中。

公开(公告)号：CN109616523B

公开(公告)日：2022-05-17

申请号：CN201811421349.7

申请日：2018-11-27

Applicant: 中国科学院微电子研究所

Inventor： 宋瓘 ,  白云 ,  陈宏 ,  汤益丹 ,  杨成樾 ,  田晓丽 ,  陆江 ,  刘新宇

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423 ,  H01L29/06 ,  H01L29/16

Abstract: 本发明公开了一种4H‑SiC MOSFET功率器件及其制造方法，该功率器件包括：源极(1)、SiO2层间介质(2)、栅极(3)、栅氧化层(4)、P+接触区(5)、N+源区(6)、P阱(7)、额外注入的P型区(8)、N型外延层(9)、N‑外延层(10)、缓冲层(11)、N+衬底(12)和漏极(13)。本发明提出的4H‑SiC MOSFET功率器件采用分离栅结构，该结构可以有效减小输入电容、栅漏电容，提高器件开关性能，在JFET区引入P型掺杂，可以有效降低栅氧化层电场强度，提高器件的可靠性，另一方面采用电流扩展层结构可以兼顾器件的电流能力。

公开(公告)号：CN109545855B

公开(公告)日：2021-09-17

申请号：CN201811381503.2

申请日：2018-11-19

Applicant: 中国科学院微电子研究所

Inventor： 杨成樾 ,  白云 ,  汤益丹 ,  陈宏 ,  田晓丽 ,  王臻星 ,  刘新宇

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L29/16 ,  H01L29/423

Abstract: 本发明公布了一种碳化硅双沟槽MOSFET器件有源区的制备方法。该方法只需通过两次光刻即可实现栅沟槽、源沟槽的两次刻蚀以及P‑、P+和N+有源区的三次离子注入。其中，栅沟槽刻蚀和P‑、N+注入通过一次光刻和两次自对准工艺实现；源沟槽和P+注入通过一次光刻和一次自对准工艺实现。该方法具有制作精度高且工艺成本低的特点。

公开(公告)号：CN108063088B

公开(公告)日：2020-06-19

申请号：CN201711041879.4

申请日：2017-10-30

Applicant: 中国科学院微电子研究所

Inventor： 杨成樾 ,  王臻星 ,  白云 ,  汤益丹 ,  陈宏 ,  田晓丽 ,  刘新宇

IPC: H01L21/04

Abstract: 本发明提供了一种SiC衬底的图形化方法。该图形化方法包括以下步骤：S1，在SiC衬底的表面形成刻蚀窗口，对应刻蚀窗口的SiC衬底的表面裸露；S2，形成覆盖于刻蚀窗口的金属层，使与SiC衬底接触的金属层与SiC衬底发生硅化反应形成合金过渡层；以及S3，湿法腐蚀去除合金过渡层和未反应的金属层，得到腐蚀区域与刻蚀窗口对应的图形化衬底。上述图形化方法能够使图形化后的SiC衬底能够具有较大的腐蚀深度；并且，上述图形化方法所采用的工艺与现有Si工艺相兼容，也能够兼顾各向同性和各向异性的腐蚀形貌需求；另外，由于上述图形化方法主要采用湿法腐蚀，从而能够有效地避免干法刻蚀工艺对衬底材料带来的刻蚀损伤。

公开(公告)号：CN111048580A

公开(公告)日：2020-04-21

申请号：CN201911335633.7

申请日：2019-12-20

Applicant: 中国科学院微电子研究所

Inventor： 田晓丽 ,  冯旺 ,  杨雨 ,  陆江 ,  白云 ,  杨成樾 ,  刘新宇

IPC: H01L29/06 ,  H01L21/331 ,  H01L29/739

Abstract: 一种碳化硅绝缘栅双极晶体管，该晶体管包括：N型重掺杂第一场截止层；N型重掺杂第二场截止层形成于N型重掺杂第一场截止层之上；N型轻掺杂漂移层形成于N型重掺杂第二场截止层之上；调控P型Base区形成于N型轻掺杂漂移层内；N型重掺杂源区形成于调控P型Base区内；源极金属形成于调控P型Base区的部分区域内以及N型重掺杂源区的部分上表面，且与N型重掺杂源区的上表面和侧壁形成欧姆接触；栅介质层形成于N型轻掺杂漂移层之上；栅极形成于栅介质层之上；层间介质形成于栅极之上及栅极的两侧，以隔离栅极和源极金属；P型重掺杂集电极区形成于N型重掺杂第一场截止层的背面。本发明通过形成双层场截止层结构，优化了器件特性，提高了鲁棒性。

公开(公告)号：CN109616523A

公开(公告)日：2019-04-12

申请号：CN201811421349.7

申请日：2018-11-27

Applicant: 中国科学院微电子研究所

Inventor： 宋瓘 ,  白云 ,  陈宏 ,  汤益丹 ,  杨成樾 ,  田晓丽 ,  陆江 ,  刘新宇

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423 ,  H01L29/06 ,  H01L29/16

Abstract: 本发明公开了一种4H-SiC MOSFET功率器件及其制造方法，该功率器件包括：源极(1)、SiO2层间介质(2)、栅极(3)、栅氧化层(4)、P+接触区(5)、N+源区(6)、P阱(7)、额外注入的P型区(8)、N型外延层(9)、N-外延层(10)、缓冲层(11)、N+衬底(12)和漏极(13)。本发明提出的4H-SiC MOSFET功率器件采用分离栅结构，该结构可以有效减小输入电容、栅漏电容，提高器件开关性能，在JFET区引入P型掺杂，可以有效降低栅氧化层电场强度，提高器件的可靠性，另一方面采用电流扩展层结构可以兼顾器件的电流能力。

公开(公告)号：CN103794645B

公开(公告)日：2019-02-15

申请号：CN201210426232.4

申请日：2012-10-30

Applicant: 上海联星电子有限公司 ,  中国科学院微电子研究所 ,  江苏中科君芯科技有限公司

Inventor： 胡爱斌 ,  朱阳军 ,  卢烁今 ,  王波 ,  吴振兴 ,  田晓丽 ,  赵佳 ,  陆江

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明实施例公开了一种IGBT器件，该IGBT器件的N型基极区背面的依次设置有第一N型缓冲层、第二N型缓冲层和第三N型缓冲层，其中所述第一N型缓冲层的掺杂杂质为第五主族元素离子，且所述第一N型缓冲层的杂质浓度大于N型基极区的杂质浓度，所述第二N型缓冲层的掺杂杂质为第六主族元素离子，且所述第二N型缓冲层的杂质浓度大于N型基极区的杂质浓度，并小于所述第一N型缓冲层的杂质浓度，所述第三N型缓冲层的掺杂杂质为第五主族元素离子，且所述第三N型缓冲层的杂质浓度大于第一N型缓冲层的杂质浓度。三个缓冲层可以分别独立优化IGBT器件的相关特性，获得更好的导通和关断的折中曲线，进而优化IGBT的开关特性，从而提高了IGBT的器件的整体性能。

公开(公告)号：CN109301007A

公开(公告)日：2019-02-01

申请号：CN201811103925.3

申请日：2018-09-21

Applicant: 中国科学院微电子研究所

Inventor： 白云 ,  杨成樾 ,  汤益丹 ,  陈宏 ,  田晓丽 ,  刘新宇

IPC: H01L31/0328 ,  H01L31/109 ,  H01L31/18

Abstract: 本发明公开了一种紫外探测器及其制备方法，所述紫外探测器包括：按自下而上的顺序依次设置的N+型SiC衬底、N型SiC缓冲层、N型SiC集电区、P型SiC基区、N型Ga2O3发射区；设置于N+型SiC衬底下表面的集电极；以及设置于N型Ga2O3发射区上的发射极；其中，所述N型Ga2O3发射区的侧壁和所述P型SiC基区的侧壁共面。

公开(公告)号：CN109244127A

公开(公告)日：2019-01-18

申请号：CN201811004937.0

申请日：2018-08-30

Applicant: 中国科学院微电子研究所

Inventor： 田晓丽 ,  谭犇 ,  宋瓘 ,  白云 ,  杨成樾 ,  刘新宇

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/3105 ,  H01L21/336

Abstract: 本发明提供了一种绝缘栅双极晶体管及其制作方法，包括：衬底；缓冲层形成于衬底上；外延层形成于缓冲层上；埋层基区形成于外延层内；沟槽型栅极形成于外延层内；Dummy区形成于沟槽型栅极之间，并与沟槽型栅极电连接，Dummy区为非导电区；埋层基区位于沟槽型栅极的一侧，埋层基区位于源区的下方，且在纵向分布上，所述埋层Base区的深度大于所述沟槽型栅极的深度；如此，可以降低沟槽型栅极底部拐角处的电场强度，提高栅介质层的可靠性及稳定性；因沟槽型栅极使得晶体管具有纵向沟道，可消除JFET区电阻，降低正向导通电压；Dummy区可提高击穿电压，增大晶体管的元胞节距和优化沟道晶向，进一步降低正向导通电压。