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公开(公告)号：CN112199315B
公开(公告)日：2023-10-20
申请号：CN202011042968.2
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Inventor： 邵龙
Abstract: 本发明的公开的一种综合化电子信息系统RapidIO网络管理装置及网络管理方法，旨在提供一种可靠性高，耦合性小的RapidIO网络管理装置及方法。本发明通过下述技术方案实现：网络交换模块所有RapidIO交换芯片互联形成RapidIO网络，系统控制模块通过本地总线与系统控制模块MSU相连，系统控制模块MSU接收系统控制模块CPU的控制指令，监控RapidIO链路目标节点上的RapidIO交换芯片，判断RapidIO交换芯片状态是否正常，并在RapidIO交换芯片状态异常时控制RapidIO交换芯片执行端口复位，完成整个网络资源的集中管理。
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公开(公告)号：CN111611114B
公开(公告)日：2023-04-07
申请号：CN202010233527.4
申请日：2020-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种综合航空电子PHM系统，旨在提供一种能够减少任务系统定位故障时间，传输效率高的健康管理系统。本发明通过下述技术方实现：N个信号处理模块及系统控制模块，以CAN总线作为健康管理数据传输媒介，组成以系统控制模块为健康数据管理核心，将高速交换网络连接的信号处理模块及系统控制模块组成星型交换网络；系统控制模块通过CAN总线接口对信号处理模块的各种状态值设置门限数量、温度和电压范围值，信号处理模块通过CAN总线与系统控制模块的CAN总线相连来实现健康管理数据传输与模块间业务数据通信分离；一旦监测到状态值超过设定的门限事件，以CAN总线健康管理软件收集的接口上报到系统控制模块。
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公开(公告)号：CN114050838A
公开(公告)日：2022-02-15
申请号：CN202111278151.X
申请日：2021-10-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B1/04
Abstract: 本发明公开的一种100Gbps带宽RapidIO信号源，输出数字信号带宽高，输出数字信号格式灵活，速率多档可调。本发明通过下述技术方案实现：部署在服务器的数据文件生成及控制软件根据航空电子综合射频系统的通用信号与信息处理子系统的输入数字信号特性，生成100Gbps带宽RapidIO信号源的发送数据文件，通过以太网发送到数据交换模块。数据交换模块通过GTX将数据文件分发到信号处理模块组。信号处理模块将从GTX接口接收到的数据文件写入DDR4，在收到数据文件生成及控制软件的同步发送命令后，将数据通过RapidIO接口作为信号源输出信号发送到航空电子综合射频等系统中通用信号与信息处理系统。
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公开(公告)号：CN112711560A
公开(公告)日：2021-04-27
申请号：CN202110183657.6
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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公开(公告)号：CN111611114A
公开(公告)日：2020-09-01
申请号：CN202010233527.4
申请日：2020-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种综合航空电子PHM系统，旨在提供一种能够减少任务系统定位故障时间，传输效率高的健康管理系统。本发明通过下述技术方实现：N个信号处理模块及系统控制模块，以CAN总线作为健康管理数据传输媒介，组成以系统控制模块为健康数据管理核心，将高速交换网络连接的信号处理模块及系统控制模块组成星型交换网络；系统控制模块通过CAN总线接口对信号处理模块的各种状态值设置门限数量、温度和电压范围值，信号处理模块通过CAN总线与系统控制模块的CAN总线相连来实现健康管理数据传输与模块间业务数据通信分离；一旦监测到状态值超过设定的门限事件，以CAN总线健康管理软件收集的接口上报到系统控制模块。
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Patent Agency Ranking
公开(公告)号：CN110659056A
公开(公告)日：2020-01-07
申请号：CN201910929142.9
申请日：2019-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种DSP程序在线更新电路，旨在提供一种更新方式灵活、程序可靠性高的线更新电路。本发明通过下述方案实现：DSP通过外部存储器接口EMIF分别连接CPLD和FLASH芯片，CPLD内置EMIF总线读写器与FLASH异步并行接口转换器共端通过DSP的EMIF连接DSP；EMIF总线读写器接收到DSP的访问信号后，设置FLASH块选择器的FLASH块号，FLASH块选择器设置成对应的高低电平，将FLASH块选择器选中的对应块号的FLASH块为当前有效块，启动DSP自加载流程，加载命令接收应用程序dummyApp，dummyApp接收到在线更新命令，将加载在线更新程序，在线更新程序将接收DSP功能程序文件，存储到FLASH对应位置，完成DSP程序更新。
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公开(公告)号：CN109547044A
公开(公告)日：2019-03-29
申请号：CN201811263202.X
申请日：2018-10-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Inventor： 邵龙
Abstract: 本发明公开的一种非CORBA波形组件加载电路，旨在提供一种能够提高SCA系统加载速度，减少重构时间的加载电路，本发明通过下述技术方案予以实现：LocalBus总线读写器读取来自加载代理逻辑设备传递给加载接口驱动的加载信息，CPLD加载接口以配置的K路FLASH块选择器选中的FLASH块为当前有效块，向M片DSP和N片FPGA提供存储在当前有效块中的非CORBA波形组件，通过配置的K路复位信号发生器启动M片DSP和N片FPGA并行加载前有效块中的非CORBA波形组件；将加载信息存储到CPLD的K路加载状态寄存器，通过读取CPLD中K路加载状态寄存器的加载信息，把获取加载结果传递给加载代理逻辑设备。
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公开(公告)号：CN107920001A
公开(公告)日：2018-04-17
申请号：CN201711287773.2
申请日：2017-12-07
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04L12/26
CPC classification number: H04L43/50
Abstract: 本发明公开的一种RapidIO通信中间件的调试装置，旨在提供一种能减小资源冲突，方便用户独立调试PE节点模块的装置及方法。本发明通过下述技术方案予以实现：用户接口单元通过以太网连接所述核心处理单元，RapidIO网络交换单元分别连接所述核心处理单元和所述测试转接单元，用户接口单元将通信测试数据组包后，通过以太网发送至核心处理单元，核心处理单元部署RapidIO通信中间件和RapidIO网络管理软件，接收用户接口单元从以太网传输的数据，解析并打包成RapidIO通信中间件数据包后，通过RapidIO总线发送至所述RapidIO网络交换单元，将核心处理单元采集的数据路由至对应测试转接单元RapidIO端口，适配待测PE节点模块接口。
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公开(公告)号：CN107729039A
公开(公告)日：2018-02-23
申请号：CN201710834099.9
申请日：2017-09-15
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Inventor： 邵龙
CPC classification number: G06F9/4406 , G06F1/24
Abstract: 本发明提出了一种嵌入式操作系统加载模式选择电路。本发明通过下述技术方案予以实现：CPLD的总线读写器分别通过并行总线连接GPP；以太网链路状态寄存器连接PHY的链路建立指示管脚；外设复位控制发生器连接FLASH的复位管脚和连接PHY的复位管脚；CPU复位控制发生器连接GPP的复位管脚；总线读写器接收到GPP的访问信号后，将以太网链路状态寄存器的值输出给GPP；以太网链路状态寄存器通过PHY的链路建立指示管脚电平，判断链路是否有效，有效则将以太网链路状态寄存器改成1，无效则将以太网链路状态寄存器改成0。本发明解决了现有技术通过串口命令实现加载模式选择的方案，需要等待用户输入超时，影响加载速度的问题。
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公开(公告)号：CN112711560B
公开(公告)日：2023-05-26
申请号：CN202110183657.6
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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