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公开(公告)号：CN119299470A
公开(公告)日：2025-01-10
申请号：CN202411340366.3
申请日：2024-09-25
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L67/1095 , H04L41/0663 , H04L1/22 , H04L47/62 , H04L41/0803
Abstract: 本发明公开了一种RapidIO双端口链路配置同步数据收发方法、装置、介质及系统，属于航天测控领域，方法包括步骤：首先，主管理节点、备管理节点、通信节点1～通信节点N及FPGA节点均通过RapidIO总线接入RapidIO交换网络；其次，FPGA节点包含RIO1与RIO2两个RapidIO端口组成。任意一个RapidIO端口被重新配置时，会自动将配置信息同步给另外一个RapidIO端口，使得系统在故障状态下，不需要对FPGA节点RapidIO端口进行重新配置的操作。本发明提供了一种硬件成本低，故障重构时间短，降低驱动与用户逻辑之间耦合性，可提高系统整体工作效能的方案。
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公开(公告)号：CN115499293B
公开(公告)日：2023-08-18
申请号：CN202211012040.9
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L41/0659 , H04L67/141
Abstract: 本发明公开了一种国产DSP的SRIO入网异常恢复方法、设备及介质，属于国产芯片应用领域，包括：S1，DSP芯片启动；S2，DSP芯片打开并完成SRIO端口初始化，设定超时等待时间后，等待网管节点发现并给当前DSP芯片分配SrioID；S3，DSP芯片成功分配节点并接入SRIO网络，建立链路完成通信；S4，DSP芯片在超时时间内未能分配到SrioID，入网失败；S5，DSP芯片通知MSU芯片；S6，MSU芯片复位网络交换芯片端口，并在完成复位后通知DSP芯片，DSP关闭SRIO时钟，重新进行Srio端口的初始化和入网动作。本发明解决了国产DSP芯片在国产交换芯组成的RapIDIO网络中存在的入网异常问题，具有简单高效、稳定可靠的优点。
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公开(公告)号：CN113158260B
公开(公告)日：2023-03-31
申请号：CN202110337909.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F21/72
Abstract: 本发明公开的一种SoC芯片内部数据分级防护电路，电路简单，资源消耗小，安全可靠。本发明通过下述技术方案实现，前级控制电路利用输入的控制信号和选择信号产生通断信号，控制后级电路的输出和通断；前级控制电路D触发器通过反馈线连接数据选择器，数据选择器选择一路数据作为与门的输入信号，将选通信号到与门电路，导通D触发器，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，通过第一前级与门电路并联回路连接第后级二与门电路电路组成一个优先级控制电路；对基于ARMv7调试架构控制SoC芯片内部数据的读写。在默认状态下，后级电路对外部电路进行浸入式或非浸入调试；分级防护SoC芯片内部数据。
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公开(公告)号：CN115499389A
公开(公告)日：2022-12-20
申请号：CN202211013624.8
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L49/10
Abstract: 本发明公开了一种SRIO多路数据转发方法、设备及介质，属于航天综合化领域，包括步骤：建立包括设备组、中转模块、MSU芯片和SRIO交换芯片组成的系统，系统中设备组M通过Aurora接口与中转模块互连，设备组N通过SRIO接口与SRIO交换芯片互连，在MSU统一控制下以时分复用方式通过中转模块负责与设备组M以及设备组N之间的高速多通道数据转发。本发明硬件实现简单，可扩展性强，能够有效降低系统功耗，提高工作可靠性。
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公开(公告)号：CN115421798A
公开(公告)日：2022-12-02
申请号：CN202211017678.1
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F9/4401 , G06F11/07
Abstract: 本发明公开了一种多SRIO国产交换芯片初始化方法、设备及介质，属于国产芯片应用领域，包括步骤：S1，对国产SRIO交换板进行编号，并排序和分类；S2，对第一类编号的国产SRIO交换板加电；S3，对第二类编号的国产SRIO交换板加电；S4，确定端口链路状态；S5，如果第一类编号SRIO国产交换芯片中存在某个端口链路状态异常，则进行S6，如果第一类编号SRIO国产交换芯片中所有端口链路状态正常，则进行S7；S6，进行SRIO国产交换芯片端口复位操作，返回S4；超过复位次数上限，进行S7，否则返回S4；S7，结果上报。本发明具有低成本和稳定性强的优点。
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Patent Agency Ranking
公开(公告)号：CN115499389B
公开(公告)日：2023-07-21
申请号：CN202211013624.8
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L49/10
Abstract: 本发明公开了一种SRIO多路数据转发方法、设备及介质，属于航天综合化领域，包括步骤：建立包括设备组、中转模块、MSU芯片和SRIO交换芯片组成的系统，系统中设备组M通过Aurora接口与中转模块互连，设备组N通过SRIO接口与SRIO交换芯片互连，在MSU统一控制下以时分复用方式通过中转模块负责与设备组M以及设备组N之间的高速多通道数据转发。本发明硬件实现简单，可扩展性强，能够有效降低系统功耗，提高工作可靠性。
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公开(公告)号：CN113050780B
公开(公告)日：2023-04-14
申请号：CN202110338065.7
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F1/3203
Abstract: 本发明涉及一种系统级SoC芯片低功耗控制电路，旨在提供一种简单、可靠的，对基于AMBA AXI架构的SoC芯片低功耗控制电路。AXI主设备接口控制电路接收AXI主设备命令，控制各从设备是否进入低功耗模式的AXI从设备接口控制电路，根据握手机制数据传输协议将接收AXI主设备发送的低功耗控制命令和不同的功能，分别送入AXI从设备接口控制电路、时钟控制电路，AXI从设备接口控制电路接收到命令后，根据指令，向DWAXI从设备发起低功耗请求，同时等待DWAXI从设备发出的握手信号，利用DesignWare AXI IP核中低功耗接口对多个从设备、AXI总线时钟进行低功耗控制，降低SoC芯片功耗。
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公开(公告)号：CN115421584A
公开(公告)日：2022-12-02
申请号：CN202211011989.7
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F1/3234 , G06F1/26
Abstract: 本发明公开了一种国产DSP核电压管理方法、电路、设备及介质，属于国产芯片应用领域，包括步骤：S1，MSU将内核电压默认设置成高电压；S2，功能应用程序在初始化时将是否会同时运行FFT和DMA的情况通知MSU；S3，MSU监测是否有DSP芯片内核电压需要设置成低电压；如有，将DSP芯片内核电压设置成低电压，进行S4，否则，进行S5；S4，MSU将内核电压设置成高电压，进行S6；S5，MSU将内核电压设置成低电压，进行S6；S6，MSU采集并比较飞腾M6678内核电压是否与设置的一致，不一致则通过控制总线上报系统控制飞腾M6678内核电压异常。本发明具有低功耗、低成本和高可靠性的优点。
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公开(公告)号：CN113467696A
公开(公告)日：2021-10-01
申请号：CN202110730530.1
申请日：2021-06-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开了一种多通道AD数据同步传输系统，旨在解决射频前端和中频基带分拆带来的同步设计难题。本发明通过如下技术方案实现：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟并提供给FPGA；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，且保持工作时钟、SYSREF与逻辑时钟相位同步；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号；最后在FPGA模块内通过对关键控制信号同步信号的处理，实现FPGA对多片ADC/DAC数据同步传输。
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公开(公告)号：CN113158260A
公开(公告)日：2021-07-23
申请号：CN202110337909.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F21/72
Abstract: 本发明公开的一种SoC芯片内部数据分级防护电路，电路简单，资源消耗小，安全可靠。本发明通过下述技术方案实现，前级控制电路利用输入的控制信号和选择信号产生通断信号，控制后级电路的输出和通断；前级控制电路D触发器通过反馈线连接数据选择器，数据选择器选择一路数据作为与门的输入信号，将选通信号到与门电路，导通D触发器，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，通过第一前级与门电路并联回路连接第后级二与门电路电路组成一个优先级控制电路；对基于ARMv7调试架构控制SoC芯片内部数据的读写。在默认状态下，后级电路对外部电路进行浸入式或非浸入调试；分级防护SoC芯片内部数据。
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