-
公开(公告)号：CN119767778A
公开(公告)日：2025-04-04
申请号：CN202411858718.4
申请日：2024-12-17
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种集成CMOS和自对准硅锗HBT的方法及结构，方法包括：在硅衬底上形成多个浅槽隔离区；在CMOS有源区形成多晶硅栅、栅极氧化硅和轻掺杂区；在HBT区打开基区窗口并形成选择性离子注入区；形成Si Ge基区；形成牺牲发射区；刻蚀露出Si Ge基区的外侧区域的表面并形成外基区；形成发射区窗口并暴露出下方Si Ge基区的Si Ge表面；在发射区窗口形成硅发射区，光刻图形化发射区和外基区。本发明中，采用一种新型的牺牲发射区工艺，结合抬升外基区和发射区的自对准的方法，有效降低了工艺复杂度，并使器件工艺过程与标准CMOS和其他无源器件工艺过程兼容。
-
公开(公告)号：CN119716162A
公开(公告)日：2025-03-28
申请号：CN202411876736.5
申请日：2024-12-19
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种未封装芯片便携式快速电学测试夹具。未封装芯片便携式快速电学测试夹具包括用于放置芯片的承载板、用于限制芯片位置的限位件、用于复位承载板的第一复位件、用于与芯片电连接的探针、用于将芯片压紧在承载板上的压紧机构以及用于安装承载板和压紧机构的底座，第一复位件的两端分别抵持在承载板和底座上，承载板上设置有用于放置芯片的放置槽，限位件和探针均设于底座上，当压紧机构将芯片压紧在放置槽内时，探针穿过承载板伸入放置槽与芯片电连接。本发明未封装芯片便携式快速电学测试夹具能够固定探针和芯片的位置，能够确保探针每次都能与芯片对齐对准，使得利用该夹具进行的电学测试实验结果更加准确。
-
公开(公告)号：CN117929296A
公开(公告)日：2024-04-26
申请号：CN202410117131.1
申请日：2024-01-26
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本申请提供一种合金薄膜成分的测试方法，该方法包括：提供衬底，在衬底上形成材料相同且相互独立的合金薄膜第一区块和多个合金薄膜第二区块，合金薄膜第二区块之间的距离小于合金薄膜的特征扩散长度；对各个合金薄膜第二区块进行光学表征，得到对应的光谱数据，并根据多个光谱数据获取目标光谱数据，基于目标光谱数据确定合金薄膜第一区块的成分。本申请通过对多个具有负载效应的合金薄膜窗口进行光学表征，以获取多个合金薄膜窗口的光谱数据，并对多个光谱数据确定相同面积待测合金薄膜窗口的成分，通过该过程测试待测合金薄膜窗口的成分，测试过程不仅简单，测试成本低，可以进行重复测试，且不损伤待测合金薄膜窗口。
-
公开(公告)号：CN119716161A
公开(公告)日：2025-03-28
申请号：CN202411876735.0
申请日：2024-12-19
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种针对未封装芯片辐照实验的测试夹具。一种针对未封装芯片辐照实验的测试夹具包括用于放置芯片的承载板、用于限制芯片位置的限位件、用于复位承载板的第一复位件、用于与芯片电连接的探针、用于将芯片压紧在承载板上的压紧机构以及用于安装承载板和压紧机构的底座，第一复位件的两端分别抵持在承载板和底座上，承载板上设置有用于放置芯片的放置槽，限位件和探针均设于底座上，压紧机构上设置有用于给芯片进行辐照的辐照孔，当压紧机构将芯片压紧在放置槽内时，探针穿过承载板伸入放置槽与芯片电连接，且辐照孔与芯片对齐。本发明一种针对未封装芯片辐照实验的测试夹具能够对未封装芯片加电以进行辐照实验。
-
公开(公告)号：CN119433694A
公开(公告)日：2025-02-14
申请号：CN202411530890.7
申请日：2024-10-30
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本申请提供一种锗虚衬底外延制造方法，该方法包括：提供单晶硅衬底；在所述衬底上依次低温外延和高温外延生长锗薄膜，得到第一样品，其中所述第一样品包括依次堆叠的低温外延锗层和高温外延锗层；对所述第一样品进行高温原位退火，以消除所述低温外延锗层和所述高温外延锗层点缺陷并使得失配位错被压制在所述低温外延锗层；将所述衬底的温度降低至低温外延生长的第一目标温度后再依次低温外延和高温外延生长锗薄膜，得到第二样品；对所述第二样品进行高温原位退火，得到目标外延锗虚衬底薄膜。本申请可有效减少锗虚衬底点缺陷和失配错位，提高晶体质量，降低表面粗糙度。
-
Patent Agency Ranking
公开(公告)号：CN118522629A
公开(公告)日：2024-08-20
申请号：CN202410578957.8
申请日：2024-05-11
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明涉及一种锗硅异质结双极晶体管基区的选择性外延方法，包括：在外延生长前，利用HCl气体对图形化衬底进行刻蚀预处理，抑制内基区窗口侧壁边缘的横向生长，消除{111}刻面的产生；控制Si选择性外延温度在800℃～900℃，控制SiGe选择性外延温度在700℃～800℃，消除{311}刻面的产生；图形化衬底包括：衬底以及淀积在衬底上面的氧化层、多晶硅外基区、氧化层、氮化硅或者二氧化硅；衬底设置有集电区、集电极引出区和浅槽隔离；浅槽隔离位于集电区和集电极引出区中间；在集电区上方开口形成发射极窗口，然后形成氮化硅或者二氧化硅侧壁；在发射极窗口下开口，暴露出部分外基区多晶硅，该窗口用于形成锗硅内基区。
-
公开(公告)号：CN117936382A
公开(公告)日：2024-04-26
申请号：CN202410117135.X
申请日：2024-01-26
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
Abstract: 本发明公开了一种低噪声SiGe双极晶体管及其制造方法，双极晶体管包括：衬底、设置在衬底上的外延层、设置在外延层中且位于外延层的顶部的基区、设置在基区中且位于基区的顶部的发射区，发射区中包括侧墙复合结构，侧墙复合结构的材料由氮化硅、氧化硅和多晶硅复合而成。通过将侧墙结构中常用的氮化硅Spacer更改为氮化硅/氧化硅/多晶硅的侧墙结构，降低了SiGe HBT器件载流子在电流传输路径上由于界面缺陷引起的载流子俘获和释放的几率，进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额，达到抑制器件低频噪声的作用。
-
公开(公告)号：CN119653842A
公开(公告)日：2025-03-18
申请号：CN202411866043.8
申请日：2024-12-18
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种屏蔽栅沟槽MOSFET的元胞结构及其制作方法，屏蔽栅沟槽MOSFET的元胞结构包括衬底、漂移区和层间介质层，所述漂移区上设置有深沟槽，所述深沟槽中设置有屏蔽栅、中间氧化物层和控制栅；所述漂移区的上部通过注入形成有体区和源区，所述层间电介质设置有贯穿源区并伸入体区的源极接触孔，所述源极接触孔的侧壁和底部均通过注入形成有高掺杂接触区；所述源极接触孔的下方通过高能离子注入形成有电荷平衡区。本发明中，通过设置电荷平衡区可以在屏蔽栅沟槽MOSFET器件处于反偏状态下时增强屏蔽栅对相邻的漂移区的横向耗尽，减低了器件的比导通电阻，加快了外延层漂移区耗尽，提升了器件的可靠性和抗辐照性能。
-
公开(公告)号：CN118782685A
公开(公告)日：2024-10-15
申请号：CN202410936205.4
申请日：2024-07-12
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L31/18 , H01L31/0352 , H01L31/028 , H01L31/11
Abstract: 本发明公开了一种Si/SiGe纳米线阵列的制造方法，包括：在Si衬底上依次外延N型Si次集电极，选区外延N型Si集电极；干法刻蚀N‑Si集电极纳米阵列；淀积P+SiGe层形成Si/SiGe基区纳米阵列；选择性外延多晶N+Si发射极薄膜；刻蚀电极接触孔制造金属电极。本发明的纳米线阵列的自由侧壁使晶格应变弛豫仅在纳米尺度上进行，不产生失配位错等非辐射复合中心；纳米线结构应力可更有效地进行张应变调制，提高SiGe材料的直接带隙特性；高的比表面积和强量子限制效应增强了器件的光吸收效率；纳米线阵列可有效避免侧壁损伤，进一步增强了材料的光吸收效率；整体HPT器件结构的SiGe基区厚度极薄，基区渡越时间降低、频率特性高，可同时兼顾器件的高光吸收效率和高频率特性。
-
公开(公告)号：CN118098962A
公开(公告)日：2024-05-28
申请号：CN202410237828.2
申请日：2024-03-01
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L21/331 , H01L29/06 , H01L29/16 , H01L29/737 , B82Y30/00
Abstract: 本申请提供一种锗硅异质结双极型晶体管及其制备方法，该制备方法包括：提供衬底；在所述衬底上依次生长集电极层和基极层，得到第一样品；在所述第一样品远离所述衬底的表面制作一层碳量子点层，使得所述碳量子层与所述基极层形成原子级接触；在所述碳量子点层的基础上制作发射极层；在所述发射极层、碳量子点层、基极层和集电极层的基础上制作绝缘层，并通过刻蚀由所述绝缘层引出对应的电极。本申请可有效提高异质结双极型晶体管的性能。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.052 seconds)
