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公开(公告)号：CN106130557B
公开(公告)日：2019-10-11
申请号：CN201610444100.2
申请日：2016-06-20
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种比较器失调电压自校正电路，由于半导体工艺参数随机性引起了比较器失调电压，比较器失调电压同样具有随机性。由于比较器失调电压的随机性，在并行转换型模数转换器中并行比较器参考电压具有不确定性。在比较器失调电压严重的情况下，并行转换型模数转换器甚至会出现功能错误。本发明提出了一种比较器失调电压自校正电路，可校正比较器的随机失调电压至满足要求。因此，本发明的电路和方法消除了比较器随机失调对并行转换型模数转换器功能和性能的影响，大大提高了模数转换器特别是并行转换型模数转换器速度和性能。
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公开(公告)号：CN104270124A
公开(公告)日：2015-01-07
申请号：CN201410482378.X
申请日：2014-09-19
Applicant: 中国电子科技集团公司第二十四研究所
CPC classification number: H03K5/135 , H03K2005/00078 , H03K2005/00163
Abstract: 本发明提供一种基于边沿相加的时钟延迟调节电路及其集成芯片，其中，时钟延迟调节电路包括时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收延迟时钟信号和权重信号，并依据权重信号将延迟时钟信号做加权求和处理后予以输出，以得到具有与延迟时钟信号个数相同的连续时钟上升沿/连续时钟下降沿的新时钟信号；另外，还可将时钟延迟调节电路做成一种集成芯片。本发明很好地解决了现有时钟延迟调节电路调节精确低而无法满足高精确分时采样要求的问题。
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公开(公告)号：CN102931972B
公开(公告)日：2014-12-24
申请号：CN201210455598.4
申请日：2012-11-14
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K19/0185
CPC classification number: H03K19/0005 , H03K19/0013 , H03K19/00361 , H03K19/01714 , H03K19/018521 , H03K19/09432
Abstract: 本发明涉及一种高线性CMOS输入缓冲器电路，它包括CMOS输入跟随电路、跟随管线性度提高电路、电流源负载和负载阻抗线性度提高电路。本发明通过跟随管线性度提高电路，用于检查输入信号的变化趋势，将其作用于跟随管，抵消输入信号变化带来的跟随管自身跨导值和输出阻抗的非线性变化，提高CMOS输入缓冲器的线性度。本发明采用的器件完全可以标准CMOS工艺提供，实现简单成本低，且在高频时具有同样良好的线性度，适用于需要高线性输入缓冲器的CMOS模拟IC和数模混合IC领域。
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公开(公告)号：CN102841629B
公开(公告)日：2014-07-30
申请号：CN201210349381.5
申请日：2012-09-19
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G05F3/26
Abstract: 本发明公开了一种BiCMOS电流型基准电路，包括基准核电路、启动电路和基准电流输出电路；其中基准核电路由三部分组成：电流镜电路、正温度系数电流产生电路、负温度系数电流产生电路；电流镜电路用于产生匹配的支路电流，正温度系数电流与负温度系数电流按一定的比例相加得常温下温度系数为零的基准电流；启动电路，用于上电时启动基准核电路；基准电流输出电路，用于把基准核电路产生的基准电流成比例的输出，相比传统的电压型基准电路，本发明因为采用电流传输的方法，具有不受电源网络直流压降的影响，传输损耗小，匹配性好、温度稳定性好，芯片占用面积小，开机自启动等优点，特别适用于模数/数模转换器对参考信号要求十分苛刻的场合。
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公开(公告)号：CN102035535B
公开(公告)日：2012-11-07
申请号：CN201010527192.3
申请日：2010-11-02
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K19/0185
Abstract: 本发明涉及一种低压输入缓冲器电路，它包括一个主缓冲单元和一个辅助缓冲单元。与常规低压输入缓冲器电路相比，它具有以下特点：1)由于消除了输入管M1、M2的体效应影响，本发明电路的输出电压幅度下降仅为3％～5％，而常规输入缓冲器电路的输出电压下降幅度为20％左右；2)由于输入管M1、M2的阈值电压Vth不随输入信号的变化而变化，消除了由输入信号引入的线形失真，大幅提高了缓冲器的线形度，本发明电路的无杂散动态范围SFDR可达85dB以上。本发明电路可广泛应用于采用低压深阱CMOS工艺的超高速采样/保持电路。
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Patent Agency Ranking
公开(公告)号：CN102035535A
公开(公告)日：2011-04-27
申请号：CN201010527192.3
申请日：2010-11-02
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K19/0185
Abstract: 本发明涉及一种低压输入缓冲器电路，它包括一个主缓冲单元和一个辅助缓冲单元。与常规低压输入缓冲器电路相比，它具有以下特点：1)由于消除了输入管M1、M2的体效应影响，本发明电路的输出电压幅度下降仅为3％～5％，而常规输入缓冲器电路的输出电压下降幅度为20％左右；2)由于输入管M1、M2的阈值电压Vth不随输入信号的变化而变化，消除了由输入信号引入的线形失真，大幅提高了缓冲器的线形度，本发明电路的无杂散动态范围SFDR可达85dB以上。本发明电路可广泛应用于采用低压深阱CMOS工艺的超高速采样/保持电路。
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公开(公告)号：CN119433694A
公开(公告)日：2025-02-14
申请号：CN202411530890.7
申请日：2024-10-30
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本申请提供一种锗虚衬底外延制造方法，该方法包括：提供单晶硅衬底；在所述衬底上依次低温外延和高温外延生长锗薄膜，得到第一样品，其中所述第一样品包括依次堆叠的低温外延锗层和高温外延锗层；对所述第一样品进行高温原位退火，以消除所述低温外延锗层和所述高温外延锗层点缺陷并使得失配位错被压制在所述低温外延锗层；将所述衬底的温度降低至低温外延生长的第一目标温度后再依次低温外延和高温外延生长锗薄膜，得到第二样品；对所述第二样品进行高温原位退火，得到目标外延锗虚衬底薄膜。本申请可有效减少锗虚衬底点缺陷和失配错位，提高晶体质量，降低表面粗糙度。
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公开(公告)号：CN114221658B
公开(公告)日：2023-10-13
申请号：CN202111544031.X
申请日：2021-12-16
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆吉芯科技有限公司
IPC: H03M1/12
Abstract: 本发明提供一种宽带高速跟踪保持电路，其包括输入缓冲器、跟踪保持开关模块、输出缓冲器及时钟模块，基于增加串叠式放大单元和前馈辅助放大单元设计输入缓冲器，减小了共射电路三次谐波失真随频率增大指数增长的非线性，提高了线性度；基于跟随采样单元、时钟开关单元及箝位单元设计跟踪保持开关模块，在跟踪保持开关模块处于保持状态时，经由采样开关管的基极电阻，有效拉低了基极电位，并通过箝位单元将其基极电压固定为一固定值，减小了采样开关管的基座误差，提高了信号的建立时间，保证了信号带宽；通过采样延迟可调技术，基于多个时钟延迟单元及时钟选择单元设计时钟模块，得到延迟可灵活调节的时钟信号，有利于提高后级量化和比较精度。
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公开(公告)号：CN114221658A
公开(公告)日：2022-03-22
申请号：CN202111544031.X
申请日：2021-12-16
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆吉芯科技有限公司
IPC: H03M1/12
Abstract: 本发明提供一种宽带高速跟踪保持电路，其包括输入缓冲器、跟踪保持开关模块、输出缓冲器及时钟模块，基于增加串叠式放大单元和前馈辅助放大单元设计输入缓冲器，减小了共射电路三次谐波失真随频率增大指数增长的非线性，提高了线性度；基于跟随采样单元、时钟开关单元及箝位单元设计跟踪保持开关模块，在跟踪保持开关模块处于保持状态时，经由采样开关管的基极电阻，有效拉低了基极电位，并通过箝位单元将其基极电压固定为一固定值，减小了采样开关管的基座误差，提高了信号的建立时间，保证了信号带宽；通过采样延迟可调技术，基于多个时钟延迟单元及时钟选择单元设计时钟模块，得到延迟可灵活调节的时钟信号，有利于提高后级量化和比较精度。
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公开(公告)号：CN103916106A
公开(公告)日：2014-07-09
申请号：CN201410147761.X
申请日：2014-04-14
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K17/04 , H03K17/687
CPC classification number: H03K17/0822 , G11C27/02 , G11C27/024 , G11C27/026
Abstract: 一种跟踪保持电路，包括一输入缓冲放大器、一单位增益放大模块、一采样开关、一驱动三极管及一采样电容，所述输入缓冲放大器接收一输入信号，在跟踪阶段，所述采样开关电性连接所述驱动三极管的发射极，所述输入信号经由所述输入缓冲放大器的缓冲，所述单位增益放大模块的无扭曲放大，所述驱动三极管的驱动给所述采样电容充电，在所述采样开关从跟踪阶段向保持阶段转换的过程中，所述采样开关和所述驱动三极管的发射极之间的电连接被断开，所述采样开关所述驱动三极管的基极之间的电连接被连通，所述驱动三极管的基极电压被拉低直至所述驱动三极管截止，所述采样电容上的电荷将被保持使得信号被保持在所述采样电容上。
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