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公开(公告)号：CN117294300A
公开(公告)日：2023-12-26
申请号：CN202311213578.0
申请日：2023-09-19
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K19/0175 , H03K17/687 , G06F21/81 , G06F21/77
Abstract: 本发明属于集成电路技术领域，具体涉及一种具有断电隔离保护功能的电路结构，包括：控制信号产生电路、端口器件和断电监测电路；所述控制信号产生电路用于对输入的控制信号进行处理后控制端口器件的导通和断开；所述端口器件在控制信号CP的控制下，将信号在PIN1端口和PIN2端口间传输，或使端口器件处于断开状态；所述断电监测电路用于监测到源电压VDD断电的情况下，使得端口器件的栅极控制信号CP电位、衬底电位跟随PIN1、PIN2中的最高电位，确保端口器件处于关断截止不漏电状态以实现断电隔离保护。本发明能够降低采用多片式备份使用方式系统的功耗，同时在集成电路芯片电源异常断电的情况保护芯片自身不受损伤。
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公开(公告)号：CN119716162A
公开(公告)日：2025-03-28
申请号：CN202411876736.5
申请日：2024-12-19
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种未封装芯片便携式快速电学测试夹具。未封装芯片便携式快速电学测试夹具包括用于放置芯片的承载板、用于限制芯片位置的限位件、用于复位承载板的第一复位件、用于与芯片电连接的探针、用于将芯片压紧在承载板上的压紧机构以及用于安装承载板和压紧机构的底座，第一复位件的两端分别抵持在承载板和底座上，承载板上设置有用于放置芯片的放置槽，限位件和探针均设于底座上，当压紧机构将芯片压紧在放置槽内时，探针穿过承载板伸入放置槽与芯片电连接。本发明未封装芯片便携式快速电学测试夹具能够固定探针和芯片的位置，能够确保探针每次都能与芯片对齐对准，使得利用该夹具进行的电学测试实验结果更加准确。
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公开(公告)号：CN112071757B
公开(公告)日：2023-10-03
申请号：CN202010884582.X
申请日：2020-08-28
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L21/331
Abstract: 本发明公开一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法，步骤为：1)生长LOCOS隔离场氧化层，形成最优硅基衬底；2)形成SiGe HBT晶体管发射极有源区与集电极有源区之间的LOCOS场氧化层、器件间用于隔离的LOCOS氧化层；3)在最优硅基衬底表面形成SiGe HBT晶体管基区窗口；4)在最优硅基衬底的表面形成SiGe HBT晶体管基区外延材料层；5)在最优硅基衬底的表面形成SiGe HBT晶体管发射区窗口；6)在最优硅基衬底表面形成SiGe HBT晶体管多晶发射结精细结构和外基区；7)在最优硅基衬底表面淀积介质层，完成金属互连，形成SiGe HBT晶体管。本发明采用局部两次氮化硅硬掩膜氧化工艺方法，减小了HBT晶体管外基区高台阶，从而减小了外基区高台阶反射对发射结多晶光刻造成的影响。
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公开(公告)号：CN115084137A
公开(公告)日：2022-09-20
申请号：CN202210861707.6
申请日：2022-07-20
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L27/092 , H01L27/02 , H01L29/06 , H01L29/10 , H01L23/552 , H01L21/8238
Abstract: 本发明提供一种抗辐射高低压兼容模拟CMOS器件集成结构及其制造方法，在本发明中，采用集成抗辐射的双栅氧化层工艺，在一个衬底上同时形成低压NMOS结构、低压PMOS结构、高压对称nLDMOS结构、高压非对称nLDMOS结构、高压对称pLDMOS结构、高压非对称pLDMOS结构、多晶高值电阻结构、MOS电容结构，实现了成套抗辐射高低压兼容模拟CMOS器件集成结构，通过双栅氧化层工艺，采用了硅栅自对准注入的工艺方式，在多晶栅刻蚀之后再形成源漏，匹配全流程热预算设计，形成的低压NMOS结构和高压nLDMOS结构具有优异的抗总剂量辐射性能，辐射后器件具有极低的漏电和较小的阈值电压漂移，有效解决了宇航用抗辐射高低压CMOS类产品工艺制造难题。
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公开(公告)号：CN119716161A
公开(公告)日：2025-03-28
申请号：CN202411876735.0
申请日：2024-12-19
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种针对未封装芯片辐照实验的测试夹具。一种针对未封装芯片辐照实验的测试夹具包括用于放置芯片的承载板、用于限制芯片位置的限位件、用于复位承载板的第一复位件、用于与芯片电连接的探针、用于将芯片压紧在承载板上的压紧机构以及用于安装承载板和压紧机构的底座，第一复位件的两端分别抵持在承载板和底座上，承载板上设置有用于放置芯片的放置槽，限位件和探针均设于底座上，压紧机构上设置有用于给芯片进行辐照的辐照孔，当压紧机构将芯片压紧在放置槽内时，探针穿过承载板伸入放置槽与芯片电连接，且辐照孔与芯片对齐。本发明一种针对未封装芯片辐照实验的测试夹具能够对未封装芯片加电以进行辐照实验。
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Patent Agency Ranking
公开(公告)号：CN118522629A
公开(公告)日：2024-08-20
申请号：CN202410578957.8
申请日：2024-05-11
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明涉及一种锗硅异质结双极晶体管基区的选择性外延方法，包括：在外延生长前，利用HCl气体对图形化衬底进行刻蚀预处理，抑制内基区窗口侧壁边缘的横向生长，消除{111}刻面的产生；控制Si选择性外延温度在800℃～900℃，控制SiGe选择性外延温度在700℃～800℃，消除{311}刻面的产生；图形化衬底包括：衬底以及淀积在衬底上面的氧化层、多晶硅外基区、氧化层、氮化硅或者二氧化硅；衬底设置有集电区、集电极引出区和浅槽隔离；浅槽隔离位于集电区和集电极引出区中间；在集电区上方开口形成发射极窗口，然后形成氮化硅或者二氧化硅侧壁；在发射极窗口下开口，暴露出部分外基区多晶硅，该窗口用于形成锗硅内基区。
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公开(公告)号：CN117936382A
公开(公告)日：2024-04-26
申请号：CN202410117135.X
申请日：2024-01-26
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
Abstract: 本发明公开了一种低噪声SiGe双极晶体管及其制造方法，双极晶体管包括：衬底、设置在衬底上的外延层、设置在外延层中且位于外延层的顶部的基区、设置在基区中且位于基区的顶部的发射区，发射区中包括侧墙复合结构，侧墙复合结构的材料由氮化硅、氧化硅和多晶硅复合而成。通过将侧墙结构中常用的氮化硅Spacer更改为氮化硅/氧化硅/多晶硅的侧墙结构，降低了SiGe HBT器件载流子在电流传输路径上由于界面缺陷引起的载流子俘获和释放的几率，进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额，达到抑制器件低频噪声的作用。
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公开(公告)号：CN114400993A
公开(公告)日：2022-04-26
申请号：CN202210055351.7
申请日：2022-01-18
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K17/081
Abstract: 本发明属于模拟集成电路领域，具体涉及一种具有双向过压保护的模拟开关电路，该电路包括：开关控制电路、过压限流保护电路以及开关电路；所述开关控制电路与开关电路连接，用于控制开关电路；所述过压限流保护电路与开关电路连接，用于保护开关电路；本发明公开一种具有双向过压保护的模拟开关电路，能在模拟开关电路的模拟输入端口和模拟输出端口双向过压的情况下，有效保护模拟开关电路，提高电路的可靠性。
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公开(公告)号：CN114093937A
公开(公告)日：2022-02-25
申请号：CN202111414737.4
申请日：2021-11-25
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L29/73 , H01L29/40 , H01L21/331
Abstract: 本发明提供了一种双极晶体管及其制备方法，双极晶体管包括：衬底、设置在衬底上的外延层、设置在外延层中且位于外延层的顶部的基区、设置在基区中且位于基区的顶部的发射区、设置在外延层中并环绕基区的发射区和集电区。通过包围基区和发射结的环形集电极场板形成的双极晶体管结构在上电时会形成一个环形电场，该环形电场可使发射结注入基区的少数载流子能够沿多个方向的传输路径被集电结收集，降低了电流传输路径上的载流子浓度，削弱了基区中少子向界面位置的扩散，从而降低了Si/SiO2界面附近二氧化硅陷阱缺陷对载流子的俘获和释放过程，进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额，达到抑制器件低频噪声的作用。
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公开(公告)号：CN113451216A
公开(公告)日：2021-09-28
申请号：CN202110719199.3
申请日：2021-06-28
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L21/8238 , H01L21/28 , H01L23/552 , H01L27/02 , H01L29/06 , H01L29/10 , H01L29/423 , H01L27/092
Abstract: 本发明公开一种成套硅基抗辐射高压CMOS器件集成结构及制造方法，器件集成结构包含：对称/非对称nLDMOS、对称/非对称pLDMOS、多晶高阻、MOS电容等器件。制造方法是在P型衬底上先形成N型埋层，生长外延层，在外延层上注入推阱形成N型和P型高压阱，其中N型高压阱形成nLDMOS漂移区和pLDMOS沟道，P型高压阱形成pLDMOS漂移区和nLDMOS沟道，生长抗辐射加固厚栅氧化层，匹配全流程工艺热预算，形成一种硅基抗辐射高压CMOS工艺平台。本发明制造的nLDMOS具有优异的抗总剂量辐射性能，辐射后器件具有极低器件漏电和较小阈值电压漂移量，解决了高栅压CMOS类产品辐射加固的工艺制造难题。
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