公开(公告)号：CN1773685A

公开(公告)日：2006-05-17

申请号：CN200510120324.X

申请日：2005-11-08

Applicant: 三洋电机株式会社

Inventor： 福田干夫 ,  藤岛达也

IPC: H01L21/336 ,  H01L21/8239

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324

Abstract: 一种含有非易失性半导体存储装置的半导体装置的制造方法，提高其可靠性及成品率。在半导体衬底(1)上经由栅极绝缘膜(2)形成第一多晶硅膜(3)。进而形成具有第一开口部(101)的第二氮化硅膜(8)，以其为掩模，蚀刻第一多晶硅膜(3)。其次，在第一开口部形成具有第二开口部(103)的衬垫膜(9A)。然后，在氨气环境中进行第一退火处理，形成第一防氧化层(9N)。进而形成源极区域(11)、源线(12)、源线盖膜(13)、浮动栅(3A)、隧道绝缘膜(14A)、控制栅(15A)、及漏极区域(17)等。

公开(公告)号：CN100527387C

公开(公告)日：2009-08-12

申请号：CN200610004866.5

申请日：2006-01-10

Applicant: 三洋电机株式会社

Inventor： 藤岛达也 ,  福田干夫 ,  塚田雄二 ,  绪方敬士 ,  饭田伊豆雄

IPC: H01L21/8234

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L28/40

Abstract: 一种半导体装置的制造方法，在同一半导体衬底上具有电容和MOS晶体管的半导体装置中，防止电容的绝缘破坏。在P型半导体衬底(1)的整个面上形成作为高耐压MOS晶体管的栅极绝缘膜的SiO2膜(11)。在覆盖高耐压MOS晶体管形成区域R1及与电容形成区域R4邻接的槽绝缘膜(7a、7b)边缘的SiO2膜(11a)的一部分上选择地形成光致抗蚀层(12)，并以该光致抗蚀层(12)为掩模，蚀刻除去SiO2膜(11)。在进行该蚀刻时，由于以光致抗蚀层(12)为掩模，故与电容邻接的槽绝缘膜(7a、7b)的边缘不会过度损伤。将该蚀刻时残留的SiO2膜(11a)和之后形成的SiO2膜作为电容绝缘膜。

公开(公告)号：CN100479994C

公开(公告)日：2009-04-22

申请号：CN200410078701.3

申请日：2004-09-17

Applicant: 三洋电机株式会社 ,  罗姆股份有限公司

Inventor： 藤岛达也 ,  鲛岛克己

IPC: B24B37/00 ,  B24B53/02 ,  H01L21/304

CPC classification number: B24B53/017 ,  B24B49/12

Abstract: 一种研磨盘的修整方法及制造装置，本发明提供由非破坏性的盘评价方法定量检测最优的修整终点的方法。以规定时间修整研磨盘11(步骤50)，然后，利用由激光聚焦变位仪构成的光学测定装置20测定研磨盘11的表面粗糙度(凹凸)(步骤51)。然后，得到修整时间和研磨盘11的表面粗糙度的特性曲线(步骤52)。其次，求出所述修整时间和表面粗糙度的特性曲线的倾斜度(步骤53)，在该倾斜度达到预先设定的规定倾斜度时，结束修整。另一方面，在所述修整时间和表面粗糙度的特性曲线的倾斜度未达到规定的倾斜度时，从步骤50开始反复实行步骤53(步骤54)。

公开(公告)号：CN100419993C

公开(公告)日：2008-09-17

申请号：CN02140933.1

申请日：2002-07-10

Applicant: 三洋电机株式会社

Inventor： 市桥由成 ,  池田典弘 ,  后藤隆 ,  臼井良辅 ,  藤岛达也

IPC: H01L21/768

CPC classification number: H01L21/76802 ,  H01L21/7682 ,  H01L21/76831 ,  H01L23/485

Abstract: 本发明公开了一种制造半导体器件的方法，即使在高度集成地设计该半导体器件时也能以高电可靠性形成连接孔。该半导体器件包括下层布线和形成在下层布线上并具有于下层布线连接的连接孔的层间绝缘膜。该方法包括通过刻蚀层间绝缘膜形成连接孔。连接孔使通过以下步骤形成的：在第一刻蚀条件下通过至少在下层布线附近的物理反应，刻蚀部分下层布线，并在保证相对于下层布线的选择率的第二刻蚀条件下，刻蚀部分层间绝缘膜。

公开(公告)号：CN1396649A

公开(公告)日：2003-02-12

申请号：CN02140933.1

申请日：2002-07-10

Applicant: 三洋电机株式会社

Inventor： 市桥由成 ,  池田典弘 ,  后藤隆 ,  臼井良辅 ,  藤岛达也

IPC: H01L21/768

CPC classification number: H01L21/76802 ,  H01L21/7682 ,  H01L21/76831 ,  H01L23/485

Abstract: 本发明公开了一种制造半导体器件的方法，即使在高度集成地设计该半导体器件时也能以高电可靠性形成连接孔。该半导体器件包括下层布线和形成在下层布线上并具有于下层布线连接的连接孔的层间绝缘膜。该方法包括通过刻蚀层间绝缘膜形成连接孔。连接孔使通过以下步骤形成的：在第一刻蚀条件下通过至少在下层布线附近的物理反应，刻蚀部分下层布线，并在保证相对于下层布线的选择率的第二刻蚀条件下，刻蚀部分层间绝缘膜。

公开(公告)号：CN1825566A

公开(公告)日：2006-08-30

申请号：CN200610004866.5

申请日：2006-01-10

Applicant: 三洋电机株式会社

Inventor： 藤岛达也 ,  福田干夫 ,  塚田雄二 ,  绪方敬士 ,  饭田伊豆雄

IPC: H01L21/8234

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L28/40

Abstract: 一种半导体装置的制造方法，在同一半导体衬底上具有电容和MOS晶体管的半导体装置中，防止电容的绝缘破坏。在P型半导体衬底(1)的整个面上形成作为高耐压MOS晶体管的栅极绝缘膜的SiO2膜(11)。在覆盖高耐压MOS晶体管形成区域R1及与电容形成区域R4邻接的槽绝缘膜(7a、7b)边缘的SiO2膜(11a)的一部分上选择地形成光致抗蚀层(12)，并以该光致抗蚀层(12)为掩模，蚀刻除去SiO2膜(11)。在进行该蚀刻时，由于以光致抗蚀层(12)为掩模，故与电容邻接的槽绝缘膜(7a、7b)的边缘不会过度损伤。将该蚀刻时残留的SiO2膜(11a)和之后形成的SiO2膜作为电容绝缘膜。

公开(公告)号：CN1607069A

公开(公告)日：2005-04-20

申请号：CN200410078701.3

申请日：2004-09-17

Applicant: 三洋电机株式会社 ,  罗姆股份有限公司

Inventor： 藤岛达也 ,  鲛岛克己

IPC: B24B53/02

CPC classification number: B24B53/017 ,  B24B49/12

Abstract: 一种研磨盘的修整方法及制造装置，本发明提供由非破坏性的盘评价方法定量检测最优的修整终点的方法。以规定时间修整研磨盘11(步骤50)，然后，利用由激光聚焦变位仪构成的光学测定装置20测定研磨盘11的表面粗糙度(凹凸)(步骤51)。然后，得到修整时间和研磨盘11的表面粗糙度的特性曲线(步骤52)。其次，求出所述修整时间和表面粗糙度的特性曲线的倾斜度(步骤53)，在该倾斜度达到预先设定的规定倾斜度时，结束修整。另一方面，在所述修整时间和表面粗糙度的特性曲线的倾斜度未达到规定的倾斜度时，从步骤50开始反复实行步骤53(步骤54)。