公开(公告)号：CN102044494A

公开(公告)日：2011-05-04

申请号：CN201010518064.2

申请日：2010-10-20

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 饭田伊豆雄

IPC: H01L21/82

CPC classification number: H01L27/0629 ,  H01L27/0635 ,  H01L28/20

Abstract: 本发明公开了一种半导体器件的制造方法，将MOS晶体管及电阻元件等具备于一个半导体衬底上，目的在于减少掩模片数及制造步骤数目。本发明的半导体器件的制造方法，是于NMOS形成区域10A通过第一离子注入步骤，在P型井11A中形成沟道阻挡层14A。然后，通过第二离子注入步骤，在P型井11A中形成穿透防止层13A。另一方面，于第一高电阻元件形成区域10C、第二高电阻元件形成区域10D使用所述第一及第二离子注入，于N型井11C中形成电阻层15C，并于N型井11D中形成电阻层15D。

公开(公告)号：CN100527387C

公开(公告)日：2009-08-12

申请号：CN200610004866.5

申请日：2006-01-10

Applicant: 三洋电机株式会社

Inventor： 藤岛达也 ,  福田干夫 ,  塚田雄二 ,  绪方敬士 ,  饭田伊豆雄

IPC: H01L21/8234

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L28/40

Abstract: 一种半导体装置的制造方法，在同一半导体衬底上具有电容和MOS晶体管的半导体装置中，防止电容的绝缘破坏。在P型半导体衬底(1)的整个面上形成作为高耐压MOS晶体管的栅极绝缘膜的SiO2膜(11)。在覆盖高耐压MOS晶体管形成区域R1及与电容形成区域R4邻接的槽绝缘膜(7a、7b)边缘的SiO2膜(11a)的一部分上选择地形成光致抗蚀层(12)，并以该光致抗蚀层(12)为掩模，蚀刻除去SiO2膜(11)。在进行该蚀刻时，由于以光致抗蚀层(12)为掩模，故与电容邻接的槽绝缘膜(7a、7b)的边缘不会过度损伤。将该蚀刻时残留的SiO2膜(11a)和之后形成的SiO2膜作为电容绝缘膜。

公开(公告)号：CN1945809A

公开(公告)日：2007-04-11

申请号：CN200610131711.8

申请日：2006-09-29

Applicant: 三洋电机株式会社

Inventor： 饭田伊豆雄

IPC: H01L21/8247 ,  H01L21/283 ,  H01L21/316 ,  H01L21/32

CPC classification number: H01L29/7883 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11526 ,  H01L27/11536 ,  H01L29/42324

Abstract: 本发明涉及一种半导体装置的制造方法，不使存储晶体管的动作特性变动，而容易地在同一半导体衬底上形成存储晶体管和高耐压MOS晶体管。将形成存储晶体管的隧道绝缘膜的工序和形成MOS晶体管的栅极绝缘膜的工序分开。具体地说，在整个面上形成成为隧道绝缘膜的一部分的绝缘膜(9)及氮化硅膜(10)后，使用光致抗蚀剂层(11)将MOS晶体管形成区域的氮化硅膜(10)选择性除去。然后，以残留的氮化硅膜(10)为耐氧化掩模，将MOS晶体管形成区域选择性氧化，形成具有任意膜厚的MOS晶体管的栅极绝缘膜(12)。

公开(公告)号：CN1901164A

公开(公告)日：2007-01-24

申请号：CN200610105640.4

申请日：2006-07-17

Applicant: 三洋电机株式会社

Inventor： 饭田伊豆雄

IPC: H01L21/822

CPC classification number: H01L27/0629 ,  H01L28/20

Abstract: 一种半导体装置的制造方法，其包括：在半导体衬底(1)上形成绝缘膜(元件分离膜及绝缘膜)的工序；在所述绝缘膜上形成多晶硅膜(3)的工序；在所述多晶硅膜的整个面上注入第一杂质的工序；对所述多晶硅膜构图而形成栅极电极(3B)及电阻层(3A)的工序；在将所述电阻层之上遮盖的状态下，在整个面上注入第二杂质，与所述栅极电极相邻而形成源极漏极区域(6)的工序；在所述栅极电极的侧壁部形成侧壁绝缘膜(7)的工序；在将所述电阻层遮盖的状态下，在整个面上注入第三杂质，与所述栅极电极及侧壁绝缘膜相邻而形成高浓度的源极漏极区域(9)的工序；在所述电阻层的接触部、所述栅极电极以及所述源极漏极区域(8)上形成硅化物膜(10)的工序。

公开(公告)号：CN1825566A

公开(公告)日：2006-08-30

申请号：CN200610004866.5

申请日：2006-01-10

Applicant: 三洋电机株式会社

Inventor： 藤岛达也 ,  福田干夫 ,  塚田雄二 ,  绪方敬士 ,  饭田伊豆雄

IPC: H01L21/8234

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L28/40

Abstract: 一种半导体装置的制造方法，在同一半导体衬底上具有电容和MOS晶体管的半导体装置中，防止电容的绝缘破坏。在P型半导体衬底(1)的整个面上形成作为高耐压MOS晶体管的栅极绝缘膜的SiO2膜(11)。在覆盖高耐压MOS晶体管形成区域R1及与电容形成区域R4邻接的槽绝缘膜(7a、7b)边缘的SiO2膜(11a)的一部分上选择地形成光致抗蚀层(12)，并以该光致抗蚀层(12)为掩模，蚀刻除去SiO2膜(11)。在进行该蚀刻时，由于以光致抗蚀层(12)为掩模，故与电容邻接的槽绝缘膜(7a、7b)的边缘不会过度损伤。将该蚀刻时残留的SiO2膜(11a)和之后形成的SiO2膜作为电容绝缘膜。

公开(公告)号：CN102044494B

公开(公告)日：2014-03-19

申请号：CN201010518064.2

申请日：2010-10-20

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 饭田伊豆雄

IPC: H01L21/82

CPC classification number: H01L27/0629 ,  H01L27/0635 ,  H01L28/20

Abstract: 本发明公开了一种半导体器件的制造方法，将MOS晶体管及电阻元件等具备于一个半导体衬底上，目的在于减少掩模片数及制造步骤数目。本发明的半导体器件的制造方法，是于NMOS形成区域10A通过第一离子注入步骤，在P型井11A中形成沟道阻挡层14A。然后，通过第二离子注入步骤，在P型井11A中形成穿透防止层13A。另一方面，于第一高电阻元件形成区域10C、第二高电阻元件形成区域10D使用所述第一及第二离子注入，于N型井11C中形成电阻层15C，并于N型井11D中形成电阻层15D。