公开(公告)号：CN1591795A

公开(公告)日：2005-03-09

申请号：CN200410057191.1

申请日：2004-08-27

Applicant: 三洋电机株式会社

Inventor： 奥田道则 ,  市桥由成 ,  山冈义和 ,  井上恭典 ,  田中友子

IPC: H01L21/311 ,  H01L21/3065 ,  H01L21/312 ,  H01L21/768 ,  H01L23/52

CPC classification number: H01L21/76802 ,  H01L21/31116 ,  H01L21/31138

Abstract: 本发明提供一种半导体装置及其制造方法。在含有Si、O和C的层间绝缘膜上形成多个贯通孔时，形成包括多个贯通孔的贯通孔群，和在孤立贯通孔的周围形成多个虚设贯通孔。和/或提高蚀刻气体中的含氮气体的含量。此外，使用含有C4F6的蚀刻气体，和不含C4F6的蚀刻气体依次进行蚀刻。和/或将下述式(1)定义的蚀刻气体中的碳含有率做成为5％以下。p＝X×(Qc/Q)×100…(1)；其中，X表示氟代烃CXFY中的碳组成比；Q表示蚀刻气体的全流量；Qc表示氟代烃CXFY的流量。

公开(公告)号：CN101542741B

公开(公告)日：2010-11-17

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

公开(公告)号：CN101542741A

公开(公告)日：2009-09-23

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N－型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

公开(公告)号：CN101211974A

公开(公告)日：2008-07-02

申请号：CN200710186573.8

申请日：2007-12-12

Applicant: 三洋电机株式会社

Inventor： 山冈义和 ,  岛田聪 ,  藤田和范 ,  笹田一弘

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/4236 ,  H01L21/2815 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，具备：沟槽部、在沟槽部的表面上形成的绝缘膜、栅电极、源极杂质区域，栅电极的与绝缘膜接触的部分的上端部位于为了形成源极杂质区域而从半导体基板的表面上导入的杂质相对于绝缘膜的粒子射程以上深度的位置，且位于比源极杂质区域的下表面靠上的位置。由此，获得能抑制栅绝缘膜的绝缘耐压降低并能抑制制造工艺复杂化的半导体装置。

公开(公告)号：CN101584048B

公开(公告)日：2011-11-09

申请号：CN200880000659.X

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N-型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N-型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。

公开(公告)号：CN101118905A

公开(公告)日：2008-02-06

申请号：CN200710126305.7

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 田部智规 ,  岛田聪 ,  藤田和范 ,  山冈义和

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体装置，具备：半导体基板(5)；埋设于半导体基板(5)中的多个栅电极(11a～11c)；在多个栅电极(11a～11c)的每个之上设置的第一绝缘层(12a～12c)；在半导体基板(5)的表面形成的导电层(13)；和设置于导电层(13)上的导体层(15)。由此，可提供一种能够降低栅电极之间尺寸的半导体装置。

公开(公告)号：CN1447414A

公开(公告)日：2003-10-08

申请号：CN03108857.0

申请日：2003-03-27

Applicant: 三洋电机株式会社

Inventor： 后藤隆 ,  池田典弘 ,  山冈义和

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/314 ,  H01L21/312

CPC classification number: H01L21/76808 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/76807

Abstract: 在层间绝缘膜上形成2段阶梯形开口部时，在用防反射膜的情况下，可以得到能够防止可靠性降低的半导体装置的制造方法。该半导体装置的制造方法具有在防反射膜上所定区域上形成第1防蚀图形的工序、以第1防蚀图形作为掩模，在层间绝缘膜上形成第1开口部的工序、留下防反射膜而除去第1防蚀图形后，在防反射膜上的所定区域内，形成第2防蚀图形的工序、以第2防蚀图形作为掩模，至少在第1开口部的上部，形成比第1开口部开口面积大的第2开口部的工序。

公开(公告)号：CN101584048A

公开(公告)日：2009-11-18

申请号：CN200880000659.X

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N－型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N－型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N－型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。

公开(公告)号：CN100530651C

公开(公告)日：2009-08-19

申请号：CN200710136798.2

申请日：2007-07-27

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/761 ,  H01L21/763 ,  H01L27/088 ,  H01L29/1087 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，可适当实现半导体元件之间的分离并可实现半导体装置的小型化。该半导体装置包括：半导体基板(1)、在半导体基板(1)上形成的外延层(2)、在半导体基板(1)与外延层(2)之间形成的埋入层(3)、从外延层(2)表面到达埋入层(3)的第一沟槽(7)、埋入于第一沟槽(7)内并与埋入层(3)连接的漏极取出电极(8b)、将漏极取出电极(8b)作为电极的半导体元件、被设置为从外延层(2)表面包围该半导体元件的第二沟槽(5)，第二沟槽(5)内的至少侧壁由绝缘膜(6a)被覆。

公开(公告)号：CN101114648A

公开(公告)日：2008-01-30

申请号：CN200710136798.2

申请日：2007-07-27

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/761 ,  H01L21/763 ,  H01L27/088 ,  H01L29/1087 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，可适当实现半导体元件之间的分离并可实现半导体装置的小型化。该半导体装置包括：半导体基板(1)、在半导体基板(1)上形成的外延层(2)、在半导体基板(1)与外延层(2)之间形成的埋入层(3)、从外延层(2)表面到达埋入层(3)的第一沟槽(7)、埋入于第一沟槽(7)内并与埋入层(3)连接的漏极取出电极(8b)、将漏极取出电极(8b)作为电极的半导体元件、被设置为从外延层(2)表面包围该半导体元件的第二沟槽(5)，第二沟槽(5)内的至少侧壁由绝缘膜(6a)被覆。