公开(公告)号：CN101499439B

公开(公告)日：2012-05-16

申请号：CN200910004854.6

申请日：2009-01-21

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 岛田聪 ,  武田安弘 ,  大竹诚治

IPC: H01L21/8232 ,  H01L21/8222 ,  H01L21/31 ,  H01L27/06

CPC classification number: H01L21/2652 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。

公开(公告)号：CN101584048A

公开(公告)日：2009-11-18

申请号：CN200880000659.X

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N－型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N－型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N－型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。

公开(公告)号：CN100530651C

公开(公告)日：2009-08-19

申请号：CN200710136798.2

申请日：2007-07-27

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/761 ,  H01L21/763 ,  H01L27/088 ,  H01L29/1087 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，可适当实现半导体元件之间的分离并可实现半导体装置的小型化。该半导体装置包括：半导体基板(1)、在半导体基板(1)上形成的外延层(2)、在半导体基板(1)与外延层(2)之间形成的埋入层(3)、从外延层(2)表面到达埋入层(3)的第一沟槽(7)、埋入于第一沟槽(7)内并与埋入层(3)连接的漏极取出电极(8b)、将漏极取出电极(8b)作为电极的半导体元件、被设置为从外延层(2)表面包围该半导体元件的第二沟槽(5)，第二沟槽(5)内的至少侧壁由绝缘膜(6a)被覆。

公开(公告)号：CN101584048B

公开(公告)日：2011-11-09

申请号：CN200880000659.X

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N-型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N-型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。

公开(公告)号：CN101499439A

公开(公告)日：2009-08-05

申请号：CN200910004854.6

申请日：2009-01-21

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 岛田聪 ,  武田安弘 ,  大竹诚治

IPC: H01L21/8232 ,  H01L21/8222 ,  H01L21/31 ,  H01L27/06

CPC classification number: H01L21/2652 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。

公开(公告)号：CN101118905A

公开(公告)日：2008-02-06

申请号：CN200710126305.7

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 田部智规 ,  岛田聪 ,  藤田和范 ,  山冈义和

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体装置，具备：半导体基板(5)；埋设于半导体基板(5)中的多个栅电极(11a～11c)；在多个栅电极(11a～11c)的每个之上设置的第一绝缘层(12a～12c)；在半导体基板(5)的表面形成的导电层(13)；和设置于导电层(13)上的导体层(15)。由此，可提供一种能够降低栅电极之间尺寸的半导体装置。

公开(公告)号：CN101114648A

公开(公告)日：2008-01-30

申请号：CN200710136798.2

申请日：2007-07-27

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/761 ,  H01L21/763 ,  H01L27/088 ,  H01L29/1087 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，可适当实现半导体元件之间的分离并可实现半导体装置的小型化。该半导体装置包括：半导体基板(1)、在半导体基板(1)上形成的外延层(2)、在半导体基板(1)与外延层(2)之间形成的埋入层(3)、从外延层(2)表面到达埋入层(3)的第一沟槽(7)、埋入于第一沟槽(7)内并与埋入层(3)连接的漏极取出电极(8b)、将漏极取出电极(8b)作为电极的半导体元件、被设置为从外延层(2)表面包围该半导体元件的第二沟槽(5)，第二沟槽(5)内的至少侧壁由绝缘膜(6a)被覆。

公开(公告)号：CN101097901A

公开(公告)日：2008-01-02

申请号：CN200710109532.9

申请日：2007-06-27

Applicant: 三洋电机株式会社

Inventor： 山冈义和 ,  岛田聪

IPC: H01L23/522 ,  H01L21/768

Abstract: 本发明提供一种半导体装置，该半导体装置具备：半导体基板(1、5)；栅电极(9A、9B)，其被埋入于半导体基板(1、5)；导电体(15A、15B)，其被埋入于栅电极(9A、9B)的更内侧；布线层(3)，其按照与导电体(15A、15B)连接的方式形成在半导体基板(1、5)的内部；和绝缘膜(14)，其被配置于栅电极(9A、9B)和导电体(15A、15B)之间。将导电体(15A、15B)形成得比半导体基板(1、5)的表面高。从而，能够抑制电流的局部集中所引起的对半导体基板的部分放电。

公开(公告)号：CN101542741B

公开(公告)日：2010-11-17

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

公开(公告)号：CN101542741A

公开(公告)日：2009-09-23

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N－型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。