公开(公告)号：CN119828839A

公开(公告)日：2025-04-15

申请号：CN202510033070.5

申请日：2025-01-09

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 孙汉萍 ,  严慧 ,  李思超

IPC: G05F1/567

Abstract: 本发明提供一种电压基准电路、基准电压的生成方法及电子设备，其中电压基准电路包括：偏置子电路，负温子电路，正温子电路，第一节点，电源端，接地端和基准电压输出端；偏置子电路，分别与所述第一节点，所述电源端和所述接地端耦接，用于产生偏置电流；负温子电路，分别与所述电源端、所述接地端和所述第一节点耦接，用于产生具有负温度系数的第一电压；正温子电路，分别与所述电源端、所述第一节点和所述基准电压输出端耦接，用于产生具有正温系数的第二电压，还用于根据所述第一电压和所述第二电压得到具有零温系数的基准电压，并将所述基准电压传输至所述基准电压输出端。本发明电路结构简单，版图面积小。

公开(公告)号：CN119300399B

公开(公告)日：2025-03-11

申请号：CN202411783735.6

申请日：2024-12-06

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 孙涛

IPC: H10D30/47 ,  H10D30/01 ,  H10D64/27

Abstract: 本发明公开了一种半导体器件及其制备方法，涉及半导体技术领域，半导体器件包括衬底；半导体外延层，位于衬底的一侧；栅极结构，包括依次层叠设置的第一导电类型盖帽层、第二导电类型盖帽层和栅极电极；场截止层，位于第二导电类型盖帽层内和/或穿插在第二导电类型盖帽层背离半导体外延层的表面；其中，场截止层在衬底上的垂直投影小于第二导电类型盖帽层在衬底上的垂直投影；场截止层的导电类型为第二导电类型，且场截止层中第二导电类型掺杂离子的浓度大于第二导电类型盖帽层中第二导电类型掺杂离子的浓度。本发明提供的技术方案，改善了栅极电场分布，提高了栅极结构可靠性以及降低了沟道电阻。

公开(公告)号：CN113035841B

公开(公告)日：2024-12-13

申请号：CN202110335569.3

申请日：2021-03-29

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 赵起越 ,  高吴昊 ,  杨超 ,  罗建宇

IPC: H01L23/538 ,  H01L29/06 ,  H01L29/778 ,  H01L27/085 ,  H01L21/768 ,  H01L21/8258 ,  H01L21/335

Abstract: 本发明提供一种具有结隔离结构的集成式芯片及其制作方法，集成式芯片包括衬底和外延结构。衬底设有阱区，阱区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括N型区和P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于两个半导体器件区。外延结构上侧设有位于第一半导体器件区的第一漏极、第一栅极、第一源极和位于第二半导体区的第二漏极、第二栅极、第二源极，第一漏极或第二源极通过第一电气互连件与阱区电连接。第一源极通过第二电气互连件与N型区或与P型区电连接，第二漏极和第一源极短接。第二源极通过第三电气互连件与N型区或与P型区电连接。集成式芯片可实现两个半导体器件区衬底的有效隔离。

公开(公告)号：CN115976493B

公开(公告)日：2024-11-22

申请号：CN202211550178.4

申请日：2022-12-05

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 谢文通 ,  郑劲 ,  陈学敏 ,  林冠良 ,  赵志远 ,  赵广元

IPC: C23C16/455 ,  C23C16/50 ,  C23C16/52 ,  C23C16/34 ,  C23C16/458 ,  H01L21/02

Abstract: 本公开提供了一种半导体制造设备、腔体总成、及成长III族氮化物的方法。半导体制造设备包括腔体、流体供应口、多个载体、及多个第一盖板。流体供应口设置在所述腔体内。多个载体设置在所述腔体内且围绕所述流体供应口，其中所述多个载体中任一者包括凹槽和围绕所述凹槽的侧壁及外周缘部。多个第一盖板设置在所述流体供应口及所述多个载体之间，并且环绕所述流体供应口，其中所述多个第一盖板中相邻二者之间包括第一盖板间隙。所述第一盖板间隙设置在所述流体供应口的中心对所述多个载体中任一者的所述侧壁的切线与所述流体供应口的中心对所述多个载体的相邻的另一者的所述侧壁的切线之间。

公开(公告)号：CN118696401A

公开(公告)日：2024-09-24

申请号：CN202280091512.6

申请日：2022-11-14

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 李思超 ,  严慧 ,  李昕宇

IPC: H01L21/50 ,  H01L29/778

Abstract: 一种氮化物基半导体器件，包括第一氮化物基半导体层，第二氮化物基半导体层，掺杂的III‑V半导体层，多个填充物和栅极。第二氮化物基半导体层设置在第一氮化物基半导体层上。掺杂的III‑V半导体层设置在第二氮化物基半导体层上，并在第二氮化物基半导体层上沿第一方向延伸。掺杂的III‑V半导体层包括沿第一方向布置的多个段。填充物设置在第二氮化物基半导体层上，并沿第一方向与掺杂的III‑V半导体层的段一起设置。栅极设置在掺杂的III‑V半导体层上，并在掺杂的III‑V半导体层上沿第一方向延伸。栅极跨越填充物。

公开(公告)号：CN118571879A

公开(公告)日：2024-08-30

申请号：CN202410561090.5

申请日：2024-05-07

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 孙汉萍 ,  严慧 ,  李思超

IPC: H01L27/07 ,  H01L21/8252 ,  H01L29/872 ,  H02M1/00 ,  H02M3/07

Abstract: 本发明涉及半导体技术领域，提供半导体器件结构及其制造方法，半导体器件结构包括：衬底；安置于衬底上的第一氮化物半导体层；安置于第一氮化物半导体层上的第二氮化物半导体层；第二氮化物半导体层上依次相邻设置有第一电极、第二电极、肖特基电极、第三电极和电容结构；第一电极作为电阻结构的第一端，第二电极作为电阻结构的第二端；肖特基电极作为肖特基势垒二极管的第一端，第三电极作为肖特基势垒二极管的第二端；第一电极连接电源端，第二电极连接肖特基电极，第三电极连接电容结构；第三电极连接第一输出端；电容结构连接第二输出端。本发明适用于全集成的驱动电路，结构简单，当电压较低时也可以提供更强的驱动能力。

公开(公告)号：CN118525209A

公开(公告)日：2024-08-20

申请号：CN202280075117.9

申请日：2022-11-23

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 黄锋

IPC: G01R27/02 ,  G01R31/26 ,  H01L29/86

Abstract: 本发明提供了一种用于测量氮化物基待测器件(DUT)的动态阈值电压的装置和方法。该装置包括：DUT控制电路，其被配置为提供DUT控制信号以打开和关闭所述DUT；第一开关元件，其被配置为传输或阻断所述DUT控制信号；应力电路，其被配置为向所述DUT施加应力电压和电流；第二开关元件，其被配置为传输或阻断所述应力电压和电流；测量电路，其被配置为在所述应力电路向所述DUT施加应力之后测量所述DUT的动态阈值电压；第一开关控制电路，其被配置为提供第一开关控制信号以打开和关闭所述第一开关元件；以及第二开关控制电路，其被配置为提供第二开关控制信号以打开和关闭所述第二开关元件。

公开(公告)号：CN110333434B

公开(公告)日：2024-08-20

申请号：CN201910755999.3

申请日：2019-08-15

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 林文杰 ,  李继华 ,  章涛

IPC: G01R31/26

Abstract: 本发明提供一种功率器件的老化测试装置、老化测试方法、计算机装置和计算机可读存储介质，包括电容、可控开关器件、功率器件测试位、两个二极管和电感，电容连接在电压接入端口和接地端之间，可控开关器件的第一端、第一二极管的正极与电压接入端口连接，可控开关器件的第二端、第二二极管的正极与电感的第一端连接，电感的第二端、第一二极管的负极与功率器件测试位的第一端连接，第二二极管的负极、功率器件测试位的第二端与接地端连接。使得电感充电过程输入电源注入到电感的能量与电感回馈能量过程电感回馈到输入电源的能量相等，老化试验基本没有损耗，同时避免长时间老化试验中消耗大量电能，节约能源和降低试验成本。

公开(公告)号：CN118099205B

公开(公告)日：2024-08-13

申请号：CN202410417676.4

申请日：2024-04-09

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 张雪

IPC: H01L29/778 ,  H01L29/06 ,  H01L21/335

Abstract: 本申请提供一种半导体器件及其制备方法。其中，该半导体器件包括衬底以及依次层叠于衬底上的沟道层、势垒层和p型帽层。p型帽层包括依次层叠于势垒层上的第一p型帽层、阻挡层和第二p型帽层，阻挡层包括依次层叠于第一p型帽层上的第一势垒层、第一势阱层和第二势垒层，第一势垒层的禁带宽度大于第一势阱层的禁带宽度，第二势垒层的禁带宽度大于第一势阱层的禁带宽度。可实现，提升半导体器件中栅极的耐压性和可靠性。

公开(公告)号：CN118198019B

公开(公告)日：2024-07-19

申请号：CN202410612691.4

申请日：2024-05-17

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 陈常 ,  刘小明

IPC: H01L23/48 ,  H01L23/367 ,  H01L25/16 ,  H01L25/18 ,  H02M1/00 ,  H02M3/158

Abstract: 本发明公开了一种降压转化器封装结构，包括：第一导电层；硅基金属‑氧化物场效应晶体管；硅基金属‑氧化物场效应晶体管的第一漏极和第一导电层接触；氮化镓基高电子迁移率晶体管和硅基金属‑氧化物场效应晶体管位于第一导电层的同一侧，第二衬底和第一导电层接触；第二外延层内设置有导电通孔；电容，电容的第一极板与硅基金属‑氧化物场效应晶体管的第一源极通过导电条带电连接；电容的第二极板与氮化镓基高电子迁移率晶体管的第二漏极通过导电条带电连接；功率电感的第一端与第一漏极以及第二源极电连接，功率电感的第二端与降压转化器封装结构的第一信号输出端引脚电连接。本发明实施例提供的技术方案降低了降压转化器封装结构的热阻。