公开(公告)号：CN113035841B

公开(公告)日：2024-12-13

申请号：CN202110335569.3

申请日：2021-03-29

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 赵起越 ,  高吴昊 ,  杨超 ,  罗建宇

IPC: H01L23/538 ,  H01L29/06 ,  H01L29/778 ,  H01L27/085 ,  H01L21/768 ,  H01L21/8258 ,  H01L21/335

Abstract: 本发明提供一种具有结隔离结构的集成式芯片及其制作方法，集成式芯片包括衬底和外延结构。衬底设有阱区，阱区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括N型区和P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于两个半导体器件区。外延结构上侧设有位于第一半导体器件区的第一漏极、第一栅极、第一源极和位于第二半导体区的第二漏极、第二栅极、第二源极，第一漏极或第二源极通过第一电气互连件与阱区电连接。第一源极通过第二电气互连件与N型区或与P型区电连接，第二漏极和第一源极短接。第二源极通过第三电气互连件与N型区或与P型区电连接。集成式芯片可实现两个半导体器件区衬底的有效隔离。

公开(公告)号：CN113035841A

公开(公告)日：2021-06-25

申请号：CN202110335569.3

申请日：2021-03-29

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 赵起越 ,  高吴昊 ,  杨超 ,  罗建宇

IPC: H01L23/538 ,  H01L29/06 ,  H01L29/778 ,  H01L27/085 ,  H01L21/768 ,  H01L21/8258 ,  H01L21/335

Abstract: 本发明提供一种具有结隔离结构的集成式芯片及其制作方法，集成式芯片包括衬底和外延结构。衬底设有阱区，阱区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括N型区和P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于两个半导体器件区。外延结构上侧设有位于第一半导体器件区的第一漏极、第一栅极、第一源极和位于第二半导体区的第二漏极、第二栅极、第二源极，第一漏极或第二源极通过第一电气互连件与阱区电连接。第一源极通过第二电气互连件与N型区或与P型区电连接，第二漏极和第一源极短接。第二源极通过第三电气互连件与N型区或与P型区电连接。集成式芯片可实现两个半导体器件区衬底的有效隔离。

公开(公告)号：CN215220713U

公开(公告)日：2021-12-17

申请号：CN202120636801.2

申请日：2021-03-29

Applicant: 英诺赛科(珠海)科技有限公司

Inventor： 赵起越 ,  高吴昊 ,  杨超 ,  罗建宇

IPC: H01L23/538 ,  H01L29/06 ,  H01L29/778 ,  H01L27/085 ,  H01L21/768 ,  H01L21/8258 ,  H01L21/335

Abstract: 本实用新型提供一种具有结隔离结构的集成式芯片，集成式芯片包括衬底和外延结构。衬底设有阱区，阱区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括N型区和P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于两个半导体器件区。外延结构上侧设有位于第一半导体器件区的第一漏极、第一栅极、第一源极和位于第二半导体区的第二漏极、第二栅极、第二源极，第一漏极或第二源极通过第一电气互连件与阱区电连接。第一源极通过第二电气互连件与N型区或与P型区电连接，第二漏极和第一源极短接。第二源极通过第三电气互连件与N型区或与P型区电连接。集成式芯片可实现两个半导体器件区衬底的有效隔离。