公开(公告)号：CN116206650A

公开(公告)日：2023-06-02

申请号：CN202310091912.3

申请日：2023-01-17

Applicant: 安徽大学

Inventor： 彭春雨 ,  闫声远 ,  卢文娟 ,  周永亮 ,  戴成虎 ,  黎轩 ,  高珊 ,  吴秀龙 ,  蔺智挺

IPC: G11C11/412 ,  G11C11/419 ,  G06F7/57 ,  G06N3/063

Abstract: 本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。

公开(公告)号：CN115798532A

公开(公告)日：2023-03-14

申请号：CN202211418384.X

申请日：2022-11-14

Applicant: 安徽大学

Inventor： 胡薇 ,  赵梦怡 ,  彭春雨 ,  卢文娟 ,  戴成虎 ,  郝礼才 ,  吴秀龙

IPC: G11C7/18 ,  G11C7/12

Abstract: 本发明涉及一种位线泄漏电流补偿和BCAM复用电路及补偿方法。该位线泄漏电流补偿和BCAM复用电路包括由多个SRAM单元组成的存储阵列以及补偿模块；每列SRAM单元共享位线且构成一个基本的存储模块；补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2；P0、P1、P2、P3的漏极作为补偿模块的四个输入端与存储模块的四条位线相接；C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的结果输出端；C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时的结果输出端。本发明涉及的补偿模块能够减少因漏电流存在而导致寻址或读取错误的情况。

公开(公告)号：CN115691601A

公开(公告)日：2023-02-03

申请号：CN202211382884.2

申请日：2022-11-07

Applicant: 安徽大学

Inventor： 彭春雨 ,  郑健 ,  戴成虎 ,  卢文娟 ,  蔺智挺 ,  周永亮 ,  赵强 ,  李鑫 ,  吴秀龙

IPC: G11C11/40 ,  G11C11/408 ,  G11C11/4091 ,  G11C11/4096 ,  G06F7/544

Abstract: 本发明涉及位点积运算逻辑方法、多位点积和并行异或计算电路。该多位点积运算逻辑方法包括以下步骤：将一个4位操作数的电压信号通过字线WL1～WL4同步输入至预存有1位操作数的存储单元内；采集该存储单元的位线BL1～2和BLB1～2的电压信号，并分别转换成表征电压信号的二进制数；将表征BL1～2电压信号的1个二进制数作为被减数，与表征WL1～2中高电平个数的1个二进制数进行差值计算，得到1个表征BL1～2差值结果的二进制数；将表征差值结果的二进制数进行左移两位的移位操作后，并与表征BLB1～2运算结果的二进制数相加计算，得到所需运算结果。本发明可以同时对不同的字线进行多位点积运算实现4'b乘法。

公开(公告)号：CN115565578A

公开(公告)日：2023-01-03

申请号：CN202211191120.5

申请日：2022-09-28

Applicant: 安徽大学

Inventor： 胡薇 ,  强斌 ,  彭春雨 ,  卢文娟 ,  赵强 ,  戴成虎 ,  郝礼才 ,  王亚玲 ,  吴秀龙

IPC: G11C11/413 ,  G11C8/08 ,  G11C7/12

Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。

公开(公告)号：CN114898789A

公开(公告)日：2022-08-12

申请号：CN202210625161.4

申请日：2022-06-02

Applicant: 安徽大学

Inventor： 戴成虎 ,  余克锋 ,  高珊 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  黎轩 ,  刘立 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/413 ,  G11C11/419

Abstract: 本发明涉及基于SRAM阵列的多位同或运算的电路结构及方法。基于SRAM阵列的多位同或运算的电路结构包括N×N个SRAM存储单元，呈阵列分布，位于同一列的SRAM存储单元，所有的晶体管T5的源极与位线BL电连接，所有的晶体管T6的源极与位线BLB电连接；位于同一行的SRAM存储单元，所有的SRAM存储单元的第一行8T‑SRAM单元和第二行8T‑SRAM单元共用一个重置晶体管；所有的SRAM存储单元的第三行7T‑SRAM单元共用一个复写辅助单元。本发明能够正确完成数字域多位同或运算，相对于模拟域的计算，数字域计算具有更高的准确度，并且不需要较为复杂的A/D电路，减少电路的面积问题和电路的复杂性。

公开(公告)号：CN120029584A

公开(公告)日：2025-05-23

申请号：CN202510119028.5

申请日：2025-01-24

Applicant: 安徽大学

Inventor： 李鑫 ,  王园阳 ,  潘震 ,  邢欣 ,  吴逸帆 ,  潘莹 ,  戴成虎 ,  刘玉 ,  蔺智挺 ,  吴秀龙

IPC: G06F7/523 ,  G06F7/544 ,  G06F15/78

Abstract: 本发明涉及模拟域存内计算技术领域，具体涉及一种符号转移乘单元电路、乘累加计算电路及模块。本发明提供了一种符号转移乘单元电路，包括：符号存储部、权重存储部、关断控制部、存内计算部。本发明设计了一种符号转移乘单元电路，将权值符号等效转移到输入值上，简化了带符号位乘法计算过程；使用电容模拟电压直接充电采样来实现模拟域计算，有效降低了PVT影响；采用左右两路电容以流水线式交替工作，解决了量化等待的限制，增高了工作效率，提高了吞吐率。

公开(公告)号：CN119692261B

公开(公告)日：2025-05-06

申请号：CN202510192343.0

申请日：2025-02-21

Applicant: 安徽大学

Inventor： 李鑫 ,  陈林涛 ,  余润儒 ,  戴成虎 ,  周永亮 ,  李志刚 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G06F30/32

Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。

公开(公告)号：CN119917061A

公开(公告)日：2025-05-02

申请号：CN202510412737.2

申请日：2025-04-03

Applicant: 安徽大学

Inventor： 蔺智挺 ,  宋小凤 ,  吴秀龙 ,  刘玉 ,  戴成虎 ,  卢文娟 ,  李志刚 ,  李鑫 ,  赵强 ,  彭春雨

IPC: G06F7/544

Abstract: 本申请涉及一种有符号数乘累加运算电路、CIM芯片和电子设备，其中，该有符号数乘累加运算电路包括：权重存储阵列，其包括若干行列分布的存储模块，每个存储模块包括存储单元和NMOS管N5和N6，N5的栅极和漏极分别连接存储单元的存储节点QB和N6的源极，同列N5的源极连接同一位线BL，同行N6的栅极连接同一计算字线IWL，同列N6的漏极连接同一位线SL，位线BL的还连接参考电压，位线SL的还连接地端VSS，对多比特位权重W进行编码形成w=2W+1后按行存储在权重存储阵列中。该电路在更低的时间、面积和功耗开销下实现有符号数据的MAC存内计算，解决了目前有符号数乘累加运算电路的乘累加计算效率较低的问题。

公开(公告)号：CN119543937B

公开(公告)日：2025-04-25

申请号：CN202510095961.3

申请日：2025-01-22

Applicant: 安徽大学

Inventor： 赵强 ,  费勤朗 ,  李鑫 ,  李志刚 ,  戴成虎 ,  郝礼才 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/08 ,  H03M1/12

Abstract: 本发明涉及图像传感器设计技术领域，具体涉及基于斜坡噪声自适应的多采样SS‑ADC电路及模块。本发明的SS‑ADC电路包括：1个普通斜坡发生部DAC_H、1个低噪声斜坡发生部DAC_L、1个比较器部COMP、1个判断逻辑部LOGIC、2个计数部COUNTER1~COUNTER2、1个选择输出部SELECT。本发明增设了低噪声斜坡发生部DAC_L来提供弱光情况下使用的量化斜坡信号RAMP_L，并通过对光照条件进行判断来选择不同的量化斜坡信号来执行CCMS技术，有效降低了弱光情况下斜坡噪声在量化过程中产生的水平噪声。本发明解决了现有的CCMS技术应用在ADC中无法降低水平噪声的问题。

公开(公告)号：CN119669147A

公开(公告)日：2025-03-21

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。