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公开(公告)号：CN105719680A
公开(公告)日：2016-06-29
申请号：CN201610013976.1
申请日：2016-01-11
Applicant: 安徽大学
IPC: G11C7/06
CPC classification number: G11C7/062
Abstract: 本发明公开了一种新型高速自启动型灵敏放大器电路，包括：触发电路模块与放大电路模块。其中：触发电路模块跟踪位线电压摆动从而产生放大电路模块的开启信号SAE。其中SAE信号时序不会受存储单元工艺偏差的影响，放大模块的开启时机更加准确。本发明提供的电路传统自启动灵敏放大器相比，不仅能够明显减小SAE信号延迟，同时不会增加芯片的面积，且提高芯片运行速度。
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Patent Agency Ranking
公开(公告)号：CN105070316A
公开(公告)日：2015-11-18
申请号：CN201510544173.4
申请日：2015-08-27
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种SRAM复制位线电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：所述时序复制电路模块并联在复制单元字线与复制位线之间；所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，放电单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。本发明提供的电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。
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公开(公告)号：CN204102573U
公开(公告)日：2015-01-14
申请号：CN201420621960.5
申请日：2014-10-24
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本实用新型公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路包括：四个PMOS管P1～P4和八个NMOS管N1～N8；其中，NMOS管N1和PMOS管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管P1的源极接片选CS，所述NMOS管N1的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL。该电路可以消除半选问题，同时解决读半选问题和写半选问题，同时没有额外的功耗消耗。
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公开(公告)号：CN204257214U
公开(公告)日：2015-04-08
申请号：CN201420769481.8
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C16/20
Abstract: 本实用新型公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本实用新型实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。
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公开(公告)号：CN204257213U
公开(公告)日：2015-04-08
申请号：CN201420769478.6
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C11/412 , G11C7/18
Abstract: 本实用新型公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本实用新型实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。
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