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公开(公告)号:CN105137672A
公开(公告)日:2015-12-09
申请号:CN201510487237.1
申请日:2015-08-10
Applicant: 深圳市华星光电技术有限公司
Inventor: 刘洋
IPC: G02F1/1343 , G02F1/1362 , G02F1/1368 , H01L21/77 , H01L27/12
CPC classification number: H01L29/7869 , G02F1/133345 , G02F1/134309 , G02F1/134363 , G02F1/13439 , G02F1/136286 , G02F1/1368 , G02F2001/134372 , G02F2001/136231 , H01L27/1225 , H01L27/124 , H01L27/127 , H01L27/1288 , H01L27/1259
Abstract: 本发明公开了一种阵列基板及其制造方法,属于显示技术领域,解决了现有的阵列基板的制造过程过于复杂的技术问题。该阵列基板包括形成于衬底基板上的多个子像素单元,每个所述子像素单元中包括薄膜晶体管和第二像素电极;所述薄膜晶体管的有源层和所述第二像素电极位于同一图层;所述有源层的材料为氧化物半导体;所述第二像素电极的材料为经等离子体处理的氧化物半导体。本发明可用于IPS型或FFS型液晶显示器中。
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公开(公告)号:CN105093709A
公开(公告)日:2015-11-25
申请号:CN201510586958.8
申请日:2015-09-15
Applicant: 京东方科技集团股份有限公司 , 北京京东方显示技术有限公司
Inventor: 林鸿涛
IPC: G02F1/1339
CPC classification number: G02F1/13394 , G02F1/133514 , G02F1/1368 , H01L27/1255 , H01L27/1262 , H01L27/127 , H01L28/60 , G02F2001/13396
Abstract: 本发明提供了一种显示面板及其制作方法,用以减少柱状隔垫物与阵列基板之间的摩擦力,从而减少附加的光学延迟量,避免显示面板在暗态下的漏光现象。所述显示面板包括对盒设置的阵列基板和彩膜基板,和位于所述阵列基板和彩膜基板之间、与所述彩膜基板相连的柱状隔垫物,以及位于所述阵列基板上的薄膜晶体管,所述柱状隔垫物与所述薄膜晶体管相接触,且所述柱状隔垫物上与所述薄膜晶体管相接触的面为曲面;或者,所述阵列基板上还包括枕形隔垫物,所述枕形隔垫物上与所述柱状隔垫物相接触的面为曲面,和/或,所述柱状隔垫物上与所述枕形隔垫物相接触的面为曲面。
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公开(公告)号:CN105070725A
公开(公告)日:2015-11-18
申请号:CN201510432536.5
申请日:2015-07-21
Applicant: 深圳市华星光电技术有限公司
Inventor: 徐洪远
CPC classification number: H01L27/124 , G02F1/136286 , G02F2001/13606 , G02F2001/13629 , H01L21/77 , H01L27/12 , H01L27/1288 , H01L27/1214 , H01L27/127
Abstract: 本发明公开了一种平板显示器中的面板结构及制作方法,包括:第一信号线11、第二信号线12、透明导电薄膜2以及扫描线3,其中,透明导电薄膜由第一支边21、第二支边22以及第三支边23组成,第一支边21的第一端与第二支边22的第一端以预先设定的第一角度相连,第二支边22的第二端与第三支边23的第一端以预先设定的第二角度相连,且第一支边21、第二支边22以及第三支边23构成拱形框架,第一信号线11与第一支边21的第二端相连,第二信号线12与第三支边23的第二端相连,扫描线3从拱形框架的第一方向穿过,且不与拱形框架相交。实施本发明实施例,可以降低信号线与扫描线在重叠处的寄生电容,以提高了面板显示品质。
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公开(公告)号:CN103151388B
公开(公告)日:2015-11-11
申请号:CN201310068300.9
申请日:2013-03-05
Applicant: 京东方科技集团股份有限公司 , 鄂尔多斯市源盛光电有限责任公司
Inventor: 王祖强
IPC: H01L29/786 , H01L29/06 , H01L21/336
CPC classification number: H01L27/1222 , H01L21/02532 , H01L21/02595 , H01L21/26513 , H01L21/324 , H01L27/127 , H01L29/66757 , H01L29/78621 , H01L29/78675 , H01L2029/7863
Abstract: 本发明实施例提供了一种多晶硅薄膜晶体管及其制备方法、阵列基板,涉及显示技术领域,可修复界面缺陷和多晶硅中的缺陷态,并且可改善热载流子效应,使得TFT的特性更稳定;该多晶硅薄膜晶体管包括栅电极、源电极、漏电极和有源层,所述有源层至少包括沟道区、第一掺杂区和第二掺杂区,所述第一掺杂区设置于所述沟道区的两侧,所述第二掺杂区设置于所述第一掺杂区相对所述沟道区的一侧;重掺杂区设置于所述第二掺杂区相对所述第一掺杂区的一侧;其中,所述重掺杂区中离子的剂量介于所述第一掺杂区和所述第二掺杂区之间。用于多晶硅薄膜晶体管、及包括多晶硅薄膜晶体管的阵列基板的制造。
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公开(公告)号:CN104966698A
公开(公告)日:2015-10-07
申请号:CN201510419425.0
申请日:2015-07-16
Applicant: 深圳市华星光电技术有限公司
Inventor: 李文辉
CPC classification number: H01L27/1288 , H01L21/46 , H01L27/1225 , H01L27/127 , H01L29/24 , H01L29/45 , H01L29/4908 , H01L29/51 , H01L29/518 , H01L29/66969 , H01L29/7869 , H01L21/77 , H01L27/12
Abstract: 本发明提供一种阵列基板的制造方法,其特征在于,所述阵列基板的制造方法包括:在所述基板上形成第一金属层,通过构图工艺使第一金属层形成包括栅极的图案;在上述基板及第一金属层上形成栅极绝缘层,在所述栅极绝缘层上形成正投影于所述栅极的氧化物半导体层;在所述氧化物半导体层上设置光阻层,而位于所述氧化物半导体层上沟道区域两侧为第一氧化物半导体层及第二氧化物半导体层;对设置有光阻层的所述第一氧化物半导体层及第二氧化物半导体层进行等离子处理,移除所述光阻层;在基板上形成蚀刻阻挡层;在所述基板上形成源极及漏极,其中,所述源极与第一氧化物导体层接触,所述漏极与第二氧化物导体层接触。
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公开(公告)号:CN104966696A
公开(公告)日:2015-10-07
申请号:CN201510227686.2
申请日:2015-05-06
Applicant: 深圳市华星光电技术有限公司
CPC classification number: H01L27/124 , G09G3/3225 , G09G2300/043 , G09G2300/0465 , H01L21/02565 , H01L21/02631 , H01L21/443 , H01L27/1225 , H01L27/127 , H01L29/24 , H01L29/4908 , H01L29/78648 , H01L29/7869 , H01L27/1259
Abstract: 本发明提供一种TFT基板的制作方法及其结构。该TFT基板的制作方法通过将连接两双栅极TFT的连接电极(83)设置于第三金属层,避免了现有设计中将连接电极与数据线、供电压线等讯号线共同设置于第二金属层从而导致该连接电极与第二金属层的设计规则变小的问题,有利于提高显示面板的开口率、及分辨率。本发明提供的一种TFT基板结构,其结构简单,具有高开口率及高分辨率。
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公开(公告)号:CN104934447A
公开(公告)日:2015-09-23
申请号:CN201510373064.0
申请日:2010-08-06
Applicant: 株式会社半导体能源研究所
IPC: H01L27/12
CPC classification number: H01L27/1225 , G02F1/13306 , G02F1/133345 , G02F1/133528 , G02F1/1337 , G02F1/1339 , G02F1/13394 , G02F1/134336 , G02F1/13439 , G02F1/13454 , G02F1/136204 , G02F1/136286 , G02F1/1368 , G02F2001/133302 , G02F2001/133357 , G02F2201/123 , G11C19/28 , H01L27/124 , H01L27/1255 , H01L27/127 , H01L27/1288 , H01L29/247 , H01L29/78618 , H01L29/78648 , H01L29/78693 , H01L29/78696
Abstract: 本发明涉及半导体装置及其制造方法。本发明的目的之一在于提高半导体装置的可靠性。本发明的一种半导体装置包括在同一衬底上的驱动电路部和显示部(也称为像素部),驱动电路部和显示部分别包括:半导体层由氧化物半导体构成的薄膜晶体管;第一布线;以及第二布线,其中薄膜晶体管包括源电极层或漏电极层及接触于半导体层的氧化物导电层,驱动电路部的薄膜晶体管以栅电极层和导电层夹着半导体层的方式构成,并且第一布线和第二布线在设置在栅极绝缘膜中的开口中通过氧化物导电层电连接。
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公开(公告)号:CN104932127A
公开(公告)日:2015-09-23
申请号:CN201510400994.0
申请日:2015-07-09
Applicant: 京东方科技集团股份有限公司 , 北京京东方光电科技有限公司
IPC: G02F1/13 , G02F1/1362
CPC classification number: H01L27/124 , H01L27/1248 , H01L27/1262 , H01L27/127 , H01L29/41733 , G02F1/1303 , G02F1/1362 , G02F2001/136231
Abstract: 本发明公开了一种阵列基板及其制作方法、显示装置,涉及显示技术领域,能够减少阵列基板的制备过程中所采用的构图工艺的次数。其中,所述阵列基板包括衬底基板以及层叠设置于衬底基板上的栅极、栅极绝缘层和有源层,还包括设置于有源层上的钝化层以及设置于钝化层上的同层设置的源极、漏极、第一电极和第二电极;钝化层上设置有第一过孔,第一过孔包括相对设置的两个倾斜侧面;第一电极至少部分覆盖第一过孔的一个侧面,第二电极至少部分覆盖第一过孔的另一个侧面,第二电极与公共电极引线电连接;钝化层上还设置有第二过孔,源极和漏极通过第二过孔与有源层连接,且第一电极与源极或漏极电连接。本发明提供的阵列基板可应用于显示装置中。
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公开(公告)号:CN104900531A
公开(公告)日:2015-09-09
申请号:CN201510308733.6
申请日:2015-06-08
Applicant: 京东方科技集团股份有限公司
IPC: H01L21/336 , H01L21/42 , H01L21/28 , H01L21/77 , H01L29/786 , H01L29/45 , H01L27/12
CPC classification number: H01L29/78618 , H01L27/1225 , H01L27/127 , H01L27/3272 , H01L29/24 , H01L29/66969 , H01L29/78633 , H01L29/7869 , H01L29/78696 , H01L21/42 , H01L21/77 , H01L27/1214 , H01L27/1259 , H01L29/401 , H01L29/45 , H01L2021/775
Abstract: 本发明提供一种氧化物薄膜晶体管、阵列基板及制作方法、显示装置,该氧化物薄膜晶体管的制作方法包括:在衬底基板上形成氧化物半导体层图形;采用预定光源照射所述氧化物半导体层的两侧区域,所述氧化物半导体层的被照射的两侧区域形成欧姆接触层,未被照射的区域形成半导体有源层;形成源电极和漏电极,所述源电极和漏电极分别通过所述欧姆接触层与所述半导体有源层连接。采用本发明的方案,在形成欧姆接触层的同时,可以消除现有的等离子体处理工艺对薄膜晶体管各膜层的损伤,且通过光照方式形成的导体性能稳定。
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公开(公告)号:CN104867946A
公开(公告)日:2015-08-26
申请号:CN201510246193.3
申请日:2015-05-14
Applicant: 深圳市华星光电技术有限公司
Inventor: 李文辉
IPC: H01L27/12 , H01L29/786 , H01L21/77
CPC classification number: H01L29/78618 , H01L27/1225 , H01L27/124 , H01L27/127 , H01L27/1288 , H01L29/24 , H01L29/41733 , H01L29/7869 , H01L29/78696
Abstract: 本发明提供一种ESL型TFT基板结构及其制作方法。该ESL型TFT基板结构中,蚀刻阻挡层(5)对应氧化物半导体层(4)的两侧分别设有第一过孔(51)、与第二过孔(52);漏极(6)经由第一过孔(51)接触氧化物半导体层(4);钝化保护层(7)设有与第二过孔(52)贯通的通孔(72);电极层(8)设于钝化保护层(7)上,其一侧相对靠近所述漏极(6)并经由所述通孔(72)与第二过孔(52)接触氧化物半导体层(4),构成源极(81),另一侧沿相对远离所述漏极(6)的方向延伸,构成像素电极(82)。该ESL型TFT基板结构具有较小的沟道长度,一方面使得TFT具有良好的导电能力,一方面使TFT尺寸较小,从而可以提高像素开口率,降低像素设计难度。
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