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公开(公告)号：CN119623539A
公开(公告)日：2025-03-14
申请号：CN202311181885.5
申请日：2023-09-13
Applicant: 清华大学
Abstract: 一种忆阻器处理单元、存算一体处理器、电子设备及操作方法，该忆阻器处理单元包括主体忆阻器阵列、冗余忆阻器阵列和片上学习控制电路，其中，主体忆阻器阵列被配置为存储神经网络模型的最后全连接层的第一权重组合；冗余忆阻器阵列被配置为存储用于最后全连接层的第二权重组合；片上学习控制电路被配置为执行对神经网络模型的增量学习。该忆阻器处理单元能够应用于面向增量学习的存算一体系统，以高效实现片上增量学习。
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公开(公告)号：CN119562755A
公开(公告)日：2025-03-04
申请号：CN202411431370.0
申请日：2024-10-14
Applicant: 清华大学
Abstract: 本申请涉及一种阻变存储器的处理方法、装置、电子设备及存储介质，其中，方法包括：判断是否存在阻变存储器处理需求；若存在阻变存储器处理需求，则对待理处阻变存储器进行正向Forming操作得到正向处理后的阻变存储器，若正向处理后的阻变存储器的电导大于或等于第一预设电导阈值，则重复施加第一RESET脉冲至正向处理后的阻变存储器，直至正向处理后的阻变存储器的电导小于第一预设电导阈值，得到反向处理后的阻变存储器；重复施加第二RESET脉冲至反向处理后的阻变存储器，直至反向处理后的阻变存储器的电导大于第二预设电导阈值，得到目标阻变存储器。由此，解决编程后的目标存储器容易产生驰豫现象的问题，增强编程后阻变存储器电导状态的稳定性。
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公开(公告)号：CN119314535A
公开(公告)日：2025-01-14
申请号：CN202411417364.X
申请日：2024-10-11
Applicant: 清华大学
Abstract: 本公开的实施例提供了一种钳位电路和存算一体装置。该钳位电路包括：钳位支路模块、放大器模块、前馈采样模块和反馈采样模块，其中，反馈采样模块被配置为对钳位参考电压和在第一工作状态阶段接收的理想钳位电压之间的第一压差进行采样以产生反馈输出；放大器模块被配置为将从反馈采样模块接收的反馈输出放大后输出到前馈采样模块；前馈采样模块被配置为对放大器模块的输出端的电压和第一参考电压之间的第二压差进行采样以产生前馈输出；钳位支路模块被配置为在第二工作状态根据前馈输出将钳位节点钳位至理想钳位电压。该钳位电路可以消除输入电压失调引起的静态电流误差和钳位本身的电压失配。
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公开(公告)号：CN119276270A
公开(公告)日：2025-01-07
申请号：CN202411310094.2
申请日：2024-09-19
Applicant: 上海清华国际创新中心 , 清华大学
IPC: H03M7/24
Abstract: 本发明公开了一种数据转换方法、转换装置、转换电路以及存算一体设备，所述方法包括：获取待转换整型数据以及目标缩放系数；根据待转换整型数据的数据位数对目标缩放系数的尾数进行截位得到目标缩放系数的有效尾数；基于目标缩放系数的符号、目标缩放系数的指数以及目标缩放系数的有效尾数对待转换整型数据进行格式转换，以得到待转换整型数据对应的目标浮点型数据。由此，该方法首先对目标缩放系数的尾数进行截位，然后通过截位处理后的目标缩放系数对待转换整型数据进行计算，以完成数据格式转换，大大减小了数据转换的计算量，降低了硬件资源的占用和能耗开销。
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公开(公告)号：CN119201034A
公开(公告)日：2024-12-27
申请号：CN202411310099.5
申请日：2024-09-19
Applicant: 上海清华国际创新中心 , 清华大学
IPC: G06F7/483
Abstract: 本发明公开了一种基于DDFP数据结构的CIM数据处理方法、装置、电子设备。其中，方法包括：获取第一浮点数据；将第一浮点数据量化为第一浮点数对应的DDFP数据结构，其中，DDFP数据结构包括第一缩放系数和第一整型数据；将第一整型数据进行CIM计算得到第二整型数据；根据第一缩放系数、第二整型数据和CIM的计算参数确定目标缩放系数；根据第二整型数据和目标缩放系数之积确定目标浮点数据。本发明的处理方法，提供了标准化的DDFP数据结构和处理流程，可以较好地兼容数字电路和模拟电路，实现便捷的整型数据与浮点数据之间的转换，且无需调用乘法器计算硬件，降低了能效，缩短了延时。
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Patent Agency Ranking
公开(公告)号：CN114499538B
公开(公告)日：2024-08-20
申请号：CN202111542066.X
申请日：2021-12-16
Applicant: 清华大学
IPC: H03M7/36
Abstract: 本申请涉及集成电路技术领域，特别涉及一种多比特输入数据编码方法、装置、电子设备及存储介质，方法应用于忆阻器存算一体系统，包括以下步骤：在忆阻器存算一体系统中，获取至少一个多比特数据；由至少一个多比特数据生成用于表示多比特数据的多个加权脉冲组；计算每个加权脉冲组的脉冲的计算结果，并由每个加权脉冲组的脉冲的计算结果和对应的权值，加权求和得到多比特输入数据编码结果。由此，解决了相关技术中忆阻器存算一体系统的多比特输入数据编码类型，存在运算精度、运算时间和硬件开销难以折中等问题。
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公开(公告)号：CN118430612A
公开(公告)日：2024-08-02
申请号：CN202310118327.8
申请日：2023-01-31
Applicant: 清华大学
Abstract: 一种信号处理装置及其操作方法。该信号处理装置包括滤波处理电路、信号转换电路和降维存储电路。滤波处理电路包括阵列布置的多行多列滤波处理单元，多行滤波处理单元分别构成多个不同的滤波处理器，与多个输入端连接以获取多个第一输入信号，并分别对多个第一输入信号进行滤波处理操作，以得到多个第一处理信号；信号转换电路连接在滤波处理电路和降维存储电路之间，将多个第一处理信号转换为多个第二输入信号以提供给降维存储电路；降维存储电路与多个输出端连接，包括阵列布置的多行多列信号存储单元，用于对多个第二输入信号进行降维存储操作，以原位存储多个第二输入信号或者输出多个输出信号。该信号处理装置能够存储信号的多频域特征信息。
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公开(公告)号：CN114781631B
公开(公告)日：2024-08-02
申请号：CN202210533434.2
申请日：2022-05-13
Applicant: 清华大学
IPC: G06N3/063 , G06N3/0464 , G06N3/084
Abstract: 一种卷积层的映射方法及映射装置、卷积运算方法及运算装置。该映射方法包括：获取卷积层的维度[K，H，D，N]，N为卷积层中的卷积核的个数，K、H、D分别为卷积核的宽度、高度和通道数；将卷积层展开为行高度K×H×D、列宽度N的第0矩阵，在第0矩阵中的N列分别对应于将N个卷积核分别展开的长度为K×H×D的一维向量；基于第0矩阵，创建K‑1个变换矩阵，该K‑1个变换矩阵包括第1矩阵到第K‑1矩阵，其中，第m矩阵相对于第m‑1矩阵的变换包括第m矩阵中的行号＝(第m‑1矩阵中的行号+K)mod(K×H×D)，m为1到K‑1之间的整数；将第0矩阵到第K‑1矩阵映射到存算一体阵列中。该映射方法能有效提高阵列的空间利用率和卷积计算速度，并降低功耗。
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公开(公告)号：CN118352318A
公开(公告)日：2024-07-16
申请号：CN202410458277.2
申请日：2024-04-16
Applicant: 清华大学
Abstract: 本公开的实施例提供了一种基于忆阻器阵列的神经网络模型的温度误差补偿方法、电子装置和电子设备，该方法包括：检测至少一个忆阻器阵列各自进行神经网络计算时的工作温度；响应于根据工作温度确定需要对至少一个忆阻器阵列进行温度补偿，在至少一个忆阻器阵列中确定需要被进行温度补偿的目标忆阻器阵列；修正目标忆阻器阵列中至少一个忆阻器的电导值以进行温度补偿。该方法通过修正目标忆阻器阵列的忆阻器的电导值进行温度补偿，从而提高神经网络模型的计算精度，减小计算误差。
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公开(公告)号：CN118210474A
公开(公告)日：2024-06-18
申请号：CN202311871565.2
申请日：2023-12-29
Applicant: 清华大学
IPC: G06F7/50 , G06F7/523 , G06F17/16 , G11C13/00 , G06N3/0464
Abstract: 本公开实施例提供了一种单片三维集成微处理器及其操作方法和制备方法，该单片三维集成微处理器包括：逻辑/存内计算层、动态随机存储器层和互补场效应晶体管层，其中，逻辑/存内计算层包括逻辑电路和配置为执行矩阵乘法运算的存内计算电路；动态随机存储器层包括动态随机存储器件以作为该单片三维集成微处理器的内存；互补场效应晶体管层被配置为执行逻辑控制、计算和缓存，其中，逻辑/存内计算层、动态随机存储器层以及互补场效应晶体管层之间彼此层叠，并且通过层间通孔相互通信连接。
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