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公开(公告)号：CN114614865B
公开(公告)日：2023-07-25
申请号：CN202210220708.2
申请日：2022-03-08
Applicant: 清华大学
IPC: H04B7/0456 , H04B7/0452 , G11C13/00 , G06N3/088 , G06N3/09
Abstract: 一种基于忆阻器阵列的预编码装置和信号处理方法，该预编码装置包括预编码单元和处理单元，预编码单元包括忆阻器阵列，预编码单元被配置为接收信道状态信息，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵，处理单元被配置为接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理。该预编码装置利用忆阻器阵列代替现场可编程门阵列等计算单元，可以突破冯诺依曼架构的瓶颈，进一步加速预编码技术，并且具有低功耗的特点。
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公开(公告)号：CN114121089B
公开(公告)日：2023-05-09
申请号：CN202111404527.7
申请日：2021-11-24
Applicant: 清华大学
Abstract: 一种基于忆阻器阵列的数据处理方法及数据处理装置，用于线性运算算法。该数据处理方法包括：获取算法参数；由算法参数确定在忆阻器阵列中对应的忆阻器的映射电导值；基于映射电导值确定映射电导区间；将映射电导值写入到忆阻器阵列中对应的忆阻器中且使得对应的忆阻器落入映射电导区间内，得到映射后的忆阻器阵列。该数据处理方法可以解决量化映射方案引入量化误差而不适用于线性运算算法的问题，从而可以提高忆阻器电导映射的精度，提高忆阻器存算一体系统的运算精度。
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公开(公告)号：CN114121089A
公开(公告)日：2022-03-01
申请号：CN202111404527.7
申请日：2021-11-24
Applicant: 清华大学
Abstract: 一种基于忆阻器阵列的数据处理方法及数据处理装置，用于线性运算算法。该数据处理方法包括：获取算法参数；由算法参数确定在忆阻器阵列中对应的忆阻器的映射电导值；基于映射电导值确定映射电导区间；将映射电导值写入到忆阻器阵列中对应的忆阻器中且使得对应的忆阻器落入映射电导区间内，得到映射后的忆阻器阵列。该数据处理方法可以解决量化映射方案引入量化误差而不适用于线性运算算法的问题，从而可以提高忆阻器电导映射的精度，提高忆阻器存算一体系统的运算精度。
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公开(公告)号：CN111950719B
公开(公告)日：2024-06-04
申请号：CN202010819145.X
申请日：2020-08-14
Applicant: 清华大学
Abstract: 一种基于忆阻器的信息处理电路和信息处理方法。该信息处理电路包括：信号获取电路以及信号处理电路，信号获取电路配置为获取不同的多个初始神经信号，信号处理电路包括多个忆阻器且配置为通过所述多个忆阻器对所述多个初始神经信号进行处理，其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息。该信息处理电路可以将存储与计算融合及做并行计算，减少数据搬运与计算时间，还可以直接处理具有连续幅值的模拟信号，减少模数转换器的使用，进而可以降低电路的面积与功耗。
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Patent Agency Ranking
公开(公告)号：CN117688953A
公开(公告)日：2024-03-12
申请号：CN202211078723.4
申请日：2022-09-05
Applicant: 清华大学
IPC: G06G7/12
Abstract: 一种模拟缓存单元及其操作方法、模拟缓存器。该模拟缓存单元包括输入电路、存储电路、加窗电路和输出电路，输入电路配置为根据输入控制信号导通或截止，以开始接收或者停止接收输入信号；存储电路配置为从输入电路接收输入信号，并将采样到的输入信号以模拟数据的形式缓存在存储电路中；加窗电路配置为根据加窗控制信号对存储电路中缓存的模拟数据进行窗函数系数可调的加窗处理；输出电路配置为根据输出控制信号导通或截止，以将模拟缓存单元中加窗处理后的模拟数据输出。该模拟缓存单元通过存储电路对输入的无限长的信号进行截断，通过加窗电路对截断后的输入信号进行窗函数系数可调的加窗处理，能够在模拟域上减少截断后的输入信号的频谱泄露。
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公开(公告)号：CN111968689B
公开(公告)日：2023-05-12
申请号：CN202010878572.5
申请日：2020-08-27
Applicant: 清华大学
Abstract: 提供了一种信号处理装置及信号处理方法。该信号处理装置包括忆阻器阵列、输入电路、第一开关电路、第二开关电路、输出电路和控制电路。忆阻器阵列包括多个忆阻器单元并连接到多条源线、多条字线和多条位线。控制电路，被配置为：控制第一开关电路来选择多条源线中的至少一条源线来分别多个第一信号中的至少一个第一信号施加到至少一条源线，控制第二开关电路来选择激活多条字线中的至少一条字线，以将至少一个第一信号施加到与至少一条字线相对应的忆阻器单元，以及控制输出电路以输出基于忆阻器阵列的忆阻器的电导值的多个第二信号。本发明提供的信号处理装置易于扩展并且面积小、功耗低。
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公开(公告)号：CN115953363A
公开(公告)日：2023-04-11
申请号：CN202211597520.6
申请日：2022-12-12
Applicant: 清华大学
IPC: G06T7/00 , G06T7/11 , G06T7/136 , G06T7/187 , G06V10/26 , G06V10/764 , G06V10/82 , G06N3/0464 , G06N3/08
Abstract: 一种图像处理方法以及图像处理装置、存储介质。该图像处理方法包括：获取基于重建处理算法获得的包括目标对象的初始成像图像；获取伸缩参数的第一计算值和平移参数的第二计算值；使用第一计算值和第二计算值对初始成像图像进行预处理以得到处理后图像；将处理后图像用于基于图像分割算法的图像分割处理，以得到对于目标对象的分割图像，其中，第一计算值和第二计算值对应于重建处理算法和图像分割算法，且预处理中，处理后图像的像素＝初始成像图像的像素*第一计算值+第二计算值。该图像处理方法能解决单一图像分割算法的应用局限，提升图像分割算法的复用性。
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公开(公告)号：CN114298296A
公开(公告)日：2022-04-08
申请号：CN202111653640.9
申请日：2021-12-30
Applicant: 清华大学
Abstract: 一种基于存算一体阵列的卷积神经网络处理方法和卷积神经网络处理装置。该方法包括：基于输入特征图的宽度x_in、高度y_in和通道数C_in及卷积核的宽度x_k、高度y_k、通道数C_in，设置输入特征图的子输入特征图的宽度为x、高度为y、通道数为z，并且设置卷积核的子卷积核的宽度为x_k、高度为y_k、通道数为z，其中，x_k小于或等于x，y_k小于或等于y，x小于或等于x_in，y小于或等于y_in，z小于或等于C_in，且x×y×z的结果小于或等于存算一体阵列行数；基于子卷积核在子输入特征图中以步长S滑动的情形，将子卷积核依次部署到至少一个存算一体阵列的N列中；将子输入特征图以行输入信号输入到至少一个存算一体阵列中，得到计算结果。该方法提高了阵列的利用率。
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公开(公告)号：CN114499538B
公开(公告)日：2024-08-20
申请号：CN202111542066.X
申请日：2021-12-16
Applicant: 清华大学
IPC: H03M7/36
Abstract: 本申请涉及集成电路技术领域，特别涉及一种多比特输入数据编码方法、装置、电子设备及存储介质，方法应用于忆阻器存算一体系统，包括以下步骤：在忆阻器存算一体系统中，获取至少一个多比特数据；由至少一个多比特数据生成用于表示多比特数据的多个加权脉冲组；计算每个加权脉冲组的脉冲的计算结果，并由每个加权脉冲组的脉冲的计算结果和对应的权值，加权求和得到多比特输入数据编码结果。由此，解决了相关技术中忆阻器存算一体系统的多比特输入数据编码类型，存在运算精度、运算时间和硬件开销难以折中等问题。
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