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公开(公告)号：CN112509978A
公开(公告)日：2021-03-16
申请号：CN202010972252.6
申请日：2020-09-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 一种半导体装置结构的形成方法，包括在一基板中形成一第一源极/漏极结构和一第二源极/漏极结构。此形成方法还包括在前述第一源极/漏极结构、前述第二源极/漏极结构及前述基板的上方形成一第一介电层。此形成方法还包括在第一沟槽中形成一栅极电极。此形成方法还包括去除前述第一介电层。此形成方法包括在前述第一源极/漏极结构及前述基板的上方形成一第一导电条状结构。此形成方法还包括部分的去除前述第一导电条状结构，以在前述第一导电条状结构中形成一第二沟槽。此形成方法还包括在前述第二沟槽中形成一第二介电层。
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公开(公告)号：CN111223859A
公开(公告)日：2020-06-02
申请号：CN201911127155.0
申请日：2019-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本发明实施例公开半导体装置及其制造方法。半导体装置包含设置在基底上方的鳍片、设置在鳍片的通道区上方的栅极结构使得栅极结构横过鳍片的源极/漏极区、设置在基底上方的多层互连结构的装置级层间介电层，其中装置级层间介电层包含第一介电层、设置在第一介电层上方的第二介电层以及设置在第二介电层上方的第三介电层，其中第三介电层的材料不同于第二介电层的材料和第一介电层的材料。半导体装置还包含与设置在装置级层间介电层中的至栅极结构的接触栅极以及设置在装置级层间介电层中的至源极/漏极区的源极/漏极接触。
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公开(公告)号：CN113809074B
公开(公告)日：2024-08-27
申请号：CN202110412086.9
申请日：2021-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 一种半导体结构，包括一个或多个沟道层；接合一个或多个沟道层的栅极结构；连接到一个或多个沟道层的第一侧并与栅极结构相邻的第一源极/漏极部件；设置在第一源极/漏极部件上方的第一电介质帽，其中，第一电介质帽的底表面在栅极结构的顶表面下面；设置在第一源极/漏极部件下方并电连接至第一源极/漏极部件的通孔；设置在通孔下方并电连接至通孔的电源轨。本申请的实施例提供了半导体结构及其形成方法。
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公开(公告)号：CN113380888B
公开(公告)日：2024-04-02
申请号：CN202110026126.6
申请日：2021-01-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L21/336
Abstract: 方法包括：提供结构，该结构具有衬底、衬底上方的第一介电层、第一介电层上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的一个或多个半导体沟道层、以及接合一个或多个半导体沟道层的栅极结构；从结构的背面蚀刻衬底以形成暴露第一S/D部件的第一沟槽和暴露第二S/D部件的第二沟槽；在第一沟槽中形成S/D接触件；蚀刻第一介电层的至少部分，使得S/D接触件的部分在结构的背面从第一介电层突出；以及在S/D接触件上方沉积密封层，其中，密封层覆盖栅极结构和密封层之间的气隙。本申请的实施例还涉及半导体结构及其制造方法。
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公开(公告)号：CN113675196B
公开(公告)日：2024-02-27
申请号：CN202110315555.5
申请日：2021-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 公开了包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。在实施例中，器件包括：第一晶体管结构；在第一晶体管结构的前侧上的前侧互连结构；以及在第一晶体管结构的背侧上的背侧互连结构，该背侧互连结构包括：在第一晶体管结构的背侧上的第一介电层；延伸穿过第一介电层的第一通孔，该第一通孔电耦接到第一晶体管结构的第一源极/漏极区；电耦接到第一通孔的第一导电线；以及与第一导电线相邻的空气间隔件，该第一导电线限定空气间隔件的第一侧边界。
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Patent Agency Ranking
公开(公告)号：CN113053853B
公开(公告)日：2023-12-08
申请号：CN202110185533.1
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768 , H01L29/423 , H01L21/28 , H01L29/78 , H01L21/336 , H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 半导体器件，包括金属栅极结构，金属栅极结构具有设置在金属栅极结构的侧壁上的侧壁间隔件。在一些实施例中，金属栅极结构的顶面相对于侧壁间隔件的顶面凹进。半导体器件可进一步包括设置在金属栅极结构的上方并且与金属栅极结构接触的金属覆盖层，其中金属覆盖层的底部的第一宽度大于金属覆盖层的顶部的第二宽度。在一些实施例中，半导体器件可进一步包括设置在金属覆盖层的任一侧上的介电材料，其中侧壁间隔件和金属栅极结构的部分设置在介电材料的下方。本申请的实施例还涉及制造半
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公开(公告)号：CN116936467A
公开(公告)日：2023-10-24
申请号：CN202310472801.7
申请日：2023-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L29/417 , H01L23/48
Abstract: 方法包括：提供具有栅极结构、源极/漏极电极、第一蚀刻停止层(ESL)、第一层间介电(ILD)层、第二ESL和第二ILD层的结构。方法包括：形成第一蚀刻掩模；通过第一蚀刻掩模对第二ILD层、第二ESL和第一ILD层实施第一蚀刻以形成第一沟槽；在第一沟槽中沉积第三介电层；形成第二蚀刻掩模；以及通过第二蚀刻掩模对第二ILD层、第二ESL、第一ILD层和第一ESL实施第二蚀刻，从而形成第二沟槽，其中，第二沟槽暴露源极/漏极电极中的一些，并且第三介电层抵抗第二蚀刻。方法还包括：在第二沟槽中沉积金属层。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN116779680A
公开(公告)日：2023-09-19
申请号：CN202310602087.9
申请日：2023-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L21/336
Abstract: 公开了形成用于在衬底的前侧和衬底的背侧之间提供连接的通孔的方法，以及包括该通孔的半导体器件。在一个实施例中，半导体器件包括：栅极结构，位于衬底上；第一隔离部件，部分地延伸穿过栅极结构；第一导电部件，延伸穿过第一隔离部件；以及第二导电部件，部分地延伸穿过栅极结构，第二导电部件电连接至第一导电部件。本发明的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN116631947A
公开(公告)日：2023-08-22
申请号：CN202310429111.3
申请日：2023-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H10B10/00
Abstract: 器件包括衬底、位于衬底上方的纳米结构沟道的垂直堆叠件、包裹纳米结构沟道的栅极结构以及位于衬底上的源极/漏极区域。器件还包括与源极/漏极区域接触的源极/漏极接触件。源极/漏极接触件包括第一材料的芯层。源极/漏极通孔位于源极/漏极接触件上方并且与源极/漏极接触件接触。源极/漏极通孔是第一材料。栅极通孔位于栅极结构上方并且与栅极结构电连接。栅极通孔是第一材料。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN116266593A
公开(公告)日：2023-06-20
申请号：CN202310033252.3
申请日：2023-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 根据本申请的实施例提供了一种半导体器件，包括半导体器件结构，包括第一介电层。第一多个纳米结构设置在第一介电层上，第一多个纳米结构彼此重叠。第一源极/漏极区域横向地邻近第一多个纳米结构的第一侧设置。第二介电层在第一源极/漏极区域的第一侧上。正面源极/漏极接触件设置在第一源极/漏极区域的与第一侧相对的第二侧上，并且背面源极/漏极接触件设置在第一源极/漏极区域的第一侧上。背面源极/漏极接触件延伸穿过第二介电层。根据本申请的其他实施例，还提供了形成半导体器件的方法。
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