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公开(公告)号：CN101278352B
公开(公告)日：2012-05-30
申请号：CN200680036482.X
申请日：2006-09-29
Applicant: 莫塞德技术公司
IPC: G11C7/10 , G11C11/4197 , G11C16/06
Abstract: 本发明提供一种以菊花链级联排列串行耦合设备的技术。设备以菊花链级联排列被耦合，以使得第一设备的输出被耦合到在菊花链中第二设备的输入，从而提供信息的传送，如从第一设备向第二设备传送数据、地址和命令信息，以及控制信号。以菊花链级联耦合的设备包括串行输入(SI)和串行输出(SO)。信息通过SI输入到设备。信息通过SO从设备输出。菊花链级联中在先设备的SO被耦合到菊花链级联中在后设备的SI。通过设备的SI输入到在先设备的信息经过设备传送，并通过设备的SO输出设备。信息然后通过在先设备的SO与在后设备的SI之间的连接传送到在后设备的SI。
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公开(公告)号：CN101432817B
公开(公告)日：2012-05-09
申请号：CN200780015190.2
申请日：2007-03-30
Applicant: 莫塞德技术公司
Inventor： 潘弘柏
IPC: G11C11/406 , G11C11/403
CPC classification number: G11C11/406 , G11C7/04 , G11C11/40611 , G11C11/40615 , G11C11/40626 , G11C2211/4061
Abstract: 一种动态随机存取存储器(DRAM)设备具有以行和列布置的DRAM单元的阵列。所述阵列的每一DRAM单元被耦合到相应行的字线和相应列的位线。模式探测器用于探测进入和退出所述自刷新模式且提供自刷新模式信号。振荡电路响应所述自刷新模式信号产生振荡信号来产生基本时间周期。第一分频器/时间周期倍增器根据和DRAM设备相关的工艺变化因素改变基本时间周期。第二分频器/时间周期倍增器根据和DRAM设备相关的温度改变因素进一步改变已经改变的时间周期。在自刷新模式中，刷新存储在DRAM单元中的数据。根据所述两个因素，DRAM设备执行并且实现可靠的自刷新用于可变的DRAM单元保持时间。
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公开(公告)号：CN101479802B
公开(公告)日：2011-12-28
申请号：CN200780024668.8
申请日：2007-05-07
Applicant: 莫塞德技术公司
CPC classification number: G06F13/4243 , G11C7/1066 , G11C29/50012 , G11C2207/2254
Abstract: 本发明提供一种快照数据训练的方法，以在单个读取操作中确定DQS使能信号的最优时序。这是通过首先将格雷码计数序列写到存储器和随后在单个突发中将其读回来实现的。控制器以发出命令的时间的固定间隔采样读取突发以确定循环延迟。简单的真值表查找确定最优的DQS使能时序用于正常读取。有利的，在正常读取操作期间，所使能的DQS信号的第一正边沿被用于采样在每次发出命令使能的计数器。如果计数器样本变化，指示已经发生时序漂移，可调整DQS使能信号以补偿漂移并维持处于DQS前同步码中心的位置。此技术也可被应用于使用反复方法以在上电时确定DQS使能时序的系统。本发明的另一个实施例是基于计数器的DQS锁存样本的简单、低等待时间时钟域跨越电路。
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公开(公告)号：CN102216997A
公开(公告)日：2011-10-12
申请号：CN201080003026.1
申请日：2010-02-12
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C5/063 , G11C5/02 , G11C5/06 , G11C16/30 , H01L21/50 , H01L24/73 , H01L25/0657 , H01L25/18 , H01L2224/0554 , H01L2224/05573 , H01L2224/13025 , H01L2224/16225 , H01L2224/32225 , H01L2224/48227 , H01L2224/73265 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06596 , H01L2924/00014 , H01L2924/14 , H01L2924/15311 , H01L2924/00012 , H01L2924/00 , H01L2224/05599 , H01L2224/0555 , H01L2224/0556
Abstract: 本发明公开了一种包括堆和多个电通路的系统。该堆包括第一非易失性存储芯片和第二非易失性存储芯片，该第二非易失性存储芯片缺少至少一些非核心电路。多个电通路在该第一非易失性芯片和该第二非易失性存储芯片之间延伸，该电通路有助于使该第一非易失性存储芯片向该第二非易失性存储芯片提供器件操作所需的信号和电压。
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公开(公告)号：CN102210022A
公开(公告)日：2011-10-05
申请号：CN200980144853.X
申请日：2009-11-13
Applicant: 莫塞德技术公司
Inventor： 金镇祺
IPC: H01L25/065 , G11C7/10 , H01L27/115 , H05K3/06 , G06F3/06 , G11C16/02 , G11C5/02
CPC classification number: G06F1/16 , G06F3/0626 , G06F3/0658 , G06F3/0679 , H01L23/3121 , H01L24/48 , H01L24/49 , H01L25/0655 , H01L2224/45014 , H01L2224/48091 , H01L2224/48137 , H01L2224/49175 , H01L2924/00014 , H01L2924/14 , H05K3/284 , H05K2201/10159 , H05K2203/049 , H01L2224/45099 , H01L2924/00
Abstract: 公开了一种固态驱动器。该固态驱动器包括具有相对的第一和第二表面的电路板。多个半导体芯片附加到该固态驱动器的电路板的第一表面，该固态驱动器的多个半导体芯片包括至少一个存储器芯片，该存储器芯片至少大致封装在树脂内。还公开了一种共线存储器模块类型形状因子的电路板。该共线存储器模块类型形状因子的电路板具有相对的第一和第二表面。多个半导体芯片附加到共线存储器模块类型形状因子的电路板的第一表面，这些半导体芯片包括至少一个存储器芯片，该存储器芯片至少大致封装在树脂内。
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Patent Agency Ranking
公开(公告)号：CN102177549A
公开(公告)日：2011-09-07
申请号：CN200980140302.6
申请日：2009-10-14
Applicant: 莫塞德技术公司
Abstract: 一种复合存储装置，它包括分立的存储装置和用于控制这些分立存储装置的桥接装置，该桥接装置响应于全局存储器控制信号来控制这些分立存储装置，全局存储器控制信号具有与这些存储装置不兼容的格式或协议。这些分立存储装置可以是能用商业手段得到的成品存储装置或者定制存储装置，它们对本机或本地存储器控制信号做出响应。全局和本地存储器控制信号包括各自具有不同格式的命令和命令信号。该复合存储装置包括系统级封装，该系统级封装包括分立存储装置和桥接装置的半导体管芯，或者该复合存储装置可以包括安装有封装分立存储装置和封装桥接装置的印刷电路板。
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公开(公告)号：CN102165529A
公开(公告)日：2011-08-24
申请号：CN200980138194.9
申请日：2009-09-17
Applicant: 莫塞德技术公司
Inventor： 吴学俊
CPC classification number: G11C7/22 , G11C7/1066 , G11C7/1069 , G11C7/222 , G11C16/32
Abstract: 提供了用于校正时钟占空比和/或执行输出延迟调整的系统和方法，以应用于用作从装置的串联装置中。主装置为第一从装置提供时钟。每个从装置将该时钟顺序地传递给下一个从装置。最后的从装置将该时钟返回给该主装置。该主装置比较输出和所返回的时钟，并确定是否需要占空比校正和/或输出延迟调整。如果需要，该主装置产生并输出命令，用于由装置执行占空比和/或输出延迟调整。每个从装置具有用于执行占空比校正和/或输出延迟调整的电路。在一些实施方案中，每个从装置是存储器装置，且主装置是存储器控制器。
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公开(公告)号：CN101919002A
公开(公告)日：2010-12-15
申请号：CN200880119297.6
申请日：2008-12-11
Applicant: 莫塞德技术公司
CPC classification number: G11C5/06 , G11C5/02 , G11C5/04 , H01L23/481 , H01L24/73 , H01L25/0657 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/45015 , H01L2224/45124 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/49113 , H01L2224/73257 , H01L2224/73265 , H01L2225/06506 , H01L2225/0651 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2225/06555 , H01L2225/06562 , H01L2225/06565 , H01L2924/01015 , H01L2924/01019 , H01L2924/01079 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/30107 , H01L2924/00 , H01L2924/00012 , H01L2924/00014 , H01L2924/20752 , H01L2924/00015
Abstract: 第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。为了形成堆叠，将第二存储器装置固定到第一存储器装置。为促进连接性，第二存储器装置关于第一存储器装置在堆叠中旋转偏移，来将第一存储器装置的输出和第二存储器装置的对应输入对准。第二存储器装置关于第一存储器装置在堆叠中旋转偏移导致第一存储器装置的一个或者多个输出和第二存储器装置的一个或者多个相应输入对准。基于堆叠中一个存储器装置和另一个的输出和输入之间的链路，存储器装置的堆叠可以包括促进通过存储器装置的一个或者多个串行连接结构的路径。
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公开(公告)号：CN101903953A
公开(公告)日：2010-12-01
申请号：CN200880121408.7
申请日：2008-09-15
Applicant: 莫塞德技术公司
Inventor： 吴学俊
IPC: G11C11/413 , G11C11/4193 , G11C7/20
CPC classification number: G06F1/3203 , G06F1/3275 , G11C16/16 , G11C16/32 , Y02D10/14
Abstract: 一种非易失性半导体存储器设备，包括(i)接口，具有用于接收输入时钟的输入和用于接收控制器发出的命令的一组数据线，该命令包括擦除命令；(ii)具有反馈回路配置的电路部件的模块，该模块由基准时钟驱动；(iii)可以可控地在基准时钟跟随输入时钟的第一状态和基准时钟和输入时钟解耦合的第二状态之间转换的时钟控制电路；和(iv)命令处理单元，配置为识别命令，并且使得时钟控制电路响应于识别擦除命令从第一状态转换为第二状态。相比于当基准时钟跟随输入时钟时，当基准时钟和输入时钟解耦合时，模块消耗更少的功率。
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公开(公告)号：CN101874271A
公开(公告)日：2010-10-27
申请号：CN200780101020.6
申请日：2007-10-11
Applicant: 莫塞德技术公司
Inventor： V·L·莱恩斯
IPC: G11C8/08 , G11C11/401 , G11C7/10 , G11C7/18 , G11C8/18
CPC classification number: G11C8/12 , G11C11/408 , G11C11/4087 , G11C11/4096
Abstract: 一种用于DRAM存储器的列选择和数据总线预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用于停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路确保列选择脉冲总是内嵌在读出数据总线预充电停用脉冲中。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。
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