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公开(公告)号：CN111370417A
公开(公告)日：2020-07-03
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN111180418A
公开(公告)日：2020-05-19
申请号：CN201911105606.0
申请日：2019-11-12
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/11524 , H01L27/11551 , H01L21/768
Abstract: 公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。
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公开(公告)号：CN111146207A
公开(公告)日：2020-05-12
申请号：CN201911043745.5
申请日：2019-10-30
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
Abstract: 公开了三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，并且在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案在所述第二方向上具有第二宽度。所述第二宽度小于所述第一宽度。
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公开(公告)号：CN111106119A
公开(公告)日：2020-05-05
申请号：CN201911017568.3
申请日：2019-10-24
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：(1)在平行于下结构的上表面的第一方向上降低并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。
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公开(公告)号：CN109326602A
公开(公告)日：2019-02-12
申请号：CN201810762087.4
申请日：2018-07-11
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11551
CPC classification number: H01L27/11286 , H01L23/53295 , H01L27/11526 , H01L27/11556 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L29/0649 , H01L27/11529 , H01L27/11551
Abstract: 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
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Patent Agency Ranking
公开(公告)号：CN106531744A
公开(公告)日：2017-03-22
申请号：CN201610809546.0
申请日：2016-09-08
Applicant: 三星电子株式会社
IPC: H01L27/11582
CPC classification number: H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。
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公开(公告)号：CN106409831A
公开(公告)日：2017-02-15
申请号：CN201610133440.3
申请日：2016-03-09
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11551 , H01L27/11578 , H01L2027/11859 , H01L2027/11861
Abstract: 本公开提供了垂直存储器件。一种垂直存储器件包括：多个栅电极，分别在多个水平处，在基本垂直于基板的顶表面的垂直方向上彼此间隔开；沟道，在基板上在垂直方向上延伸并穿过栅电极；和多个第一接触插塞，在垂直方向上延伸并分别接触栅电极。至少一个第二接触插塞形成在该多个栅电极当中的第一栅电极上，并在垂直方向上延伸。
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公开(公告)号：CN102623456B
公开(公告)日：2016-06-29
申请号：CN201110461204.1
申请日：2011-12-26
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247 , G11C16/02
CPC classification number: G11C16/0483 , G11C5/025 , G11C5/063 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供了一种具有参考特征的垂直非易失性存储装置。一种垂直非易失性存储装置具有在其中限定的单元阵列区的基底。虚设结构靠近单元阵列区的边界处设置在基底上或基底中。所述存储装置还包括多条垂直堆叠的栅极导电线并在栅极导电线之间设置有绝缘层，所述多条导电栅极线和设置的绝缘层与垂直沟道区侧向相邻地设置并横跨虚设结构延伸，导电栅极线和绝缘层中的至少最上面的一个在虚设结构的交叉处具有表面变形，所述表面变形被构造为用作参考特征。虚设结构可包括沟槽，并且表面变形可包括在沟槽上方的凹进。
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公开(公告)号：CN102332453B
公开(公告)日：2015-07-15
申请号：CN201110195588.7
申请日：2011-07-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/115 , H01L21/822 , H01L21/8247
CPC classification number: H01L21/76254 , H01L21/28273 , H01L21/28282 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/42348
Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
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公开(公告)号：CN103928467A
公开(公告)日：2014-07-16
申请号：CN201410012574.0
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L23/50 , G11C11/5635 , G11C16/0483 , G11C16/08 , H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L2924/0002 , H01L2924/00012 , H01L2924/00
Abstract: 一种三维半导体器件包括一个层叠在另一个上的第一和和第二选择线。上部线水平地交叉第一和第二选择线。第一和第二竖直图案竖直地交叉第一和第二选择线。第一和第二竖直图案共同连接到上部线。第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管。第一和第二竖直图案的第一选择晶体管分别被第一和第二选择线控制。
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