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公开(公告)号：CN117556774A
公开(公告)日：2024-02-13
申请号：CN202311391157.7
申请日：2017-07-31
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394
Abstract: 一种包括经修改单元的集成电路及设计集成电路的方法，所述方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元，可减小集成电路的占用面积。
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公开(公告)号：CN108695314B
公开(公告)日：2023-12-12
申请号：CN201810305468.X
申请日：2018-04-08
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
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公开(公告)号：CN116886076A
公开(公告)日：2023-10-13
申请号：CN202310728280.7
申请日：2017-07-14
Applicant: 三星电子株式会社
Abstract: 一种触发器包括至少一个第一鳍；与至少一个第一鳍平行的至少一个第二鳍；至少一个第一鳍上的第一和第二电力触点；至少一个第二鳍上的第一和第二接地触点；第一和第二电力触点之间以及第一和第二接地触点之间的至少一个第一鳍和至少一个第二鳍上的第一和第二栅极图案；第一和第二栅极图案之间的至少一个第一鳍上的第三和第四栅极图案；第一和第二栅极图案之间的至少一个第二鳍上的第五和第六栅极图案；分别在第一、第三和第五栅极图案上的第一、第二和第三触点；在第三和第四栅极图案之间的至少一个第一鳍上的第四触点；在第五和第六栅极图案之间的至少一个第二鳍上的第五触点；以及分别在第四、第六和第二栅极图案上的第六、第七和第八触点。
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公开(公告)号：CN109390017B
公开(公告)日：2023-08-01
申请号：CN201810908939.6
申请日：2018-08-10
Applicant: 三星电子株式会社
IPC: G11C16/24
Abstract: 本申请提供了非易失性存储器装置和非易失性存储器装置的操作方法。所述非易失性存储器装置包括：存储器单元，其包括存储器单元和伪单元；行解码器，其通过字线连接至存储器单元；伪字线偏置电路，其通过伪字线连接至伪单元；写驱动器和读出放大器，其通过位线连接至存储器单元；以及伪位线偏置电路，其通过伪位线连接至伪单元。伪字线偏置电路被构造为将相同或不同的电压施加至对应的各条伪字线，以将选择的伪单元关断，和调整流动通过伪单元的漏电流；并且通过对伪单元中的漏电流的调整而使存储器单元中的漏电流保持在基本均匀的电平。
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公开(公告)号：CN109087914B
公开(公告)日：2023-06-23
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front‑end‑of‑line，FEOL)区域和在FEOL区域上的后段工艺(back‑end‑of‑line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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Patent Agency Ranking
公开(公告)号：CN109508514B
公开(公告)日：2023-03-28
申请号：CN201910083553.0
申请日：2014-10-29
Applicant: 三星电子株式会社
IPC: G06F30/39 , G06F30/392 , H01L27/02 , H01L27/092 , H01L27/105 , H01L29/66
Abstract: 本发明公开了一种布局设计系统、一种布局设计方法和一种半导体装置。所述布局设计系统包括：处理器；存储单元，被配置为存储具有第一面积的第一单元设计，其中，在第一单元设计中，在第一单元设计的边界上未布置端子；以及设计模块，被配置为通过在第一单元设计的边界上布置端子来产生具有大于第一面积的第二面积的第二单元设计。
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公开(公告)号：CN107818811B
公开(公告)日：2022-04-05
申请号：CN201710821332.X
申请日：2017-09-13
Applicant: 三星电子株式会社
Abstract: 一种存储器器件，包括：包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元的存储器单元阵列，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路的多个外围逻辑电路，以及被配置为基于所述多个列中的至少一个的缺陷或所述多个外围逻辑电路中的至少一个的缺陷中的至少一个缺陷，在所述多个列和所述多个外围逻辑电路之间形成第一路径的第一路径选择逻辑。
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公开(公告)号：CN104239596B
公开(公告)日：2019-06-14
申请号：CN201410286292.X
申请日：2014-06-24
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5072 , G03F1/70 , G03F7/0035 , G06F17/5068 , G06F17/5077
Abstract: 本发明公开了一种双重图案化布局设计方法，该方法包括步骤：在原理电路上定义关键路径，所述关键路径包括第一路径和第二路径；以及定义双重图案化布局，所述双重图案化布局被划分成具有第一颜色的第一掩模布局和具有第二颜色的第二掩模布局，所述双重图案化布局与所述原理电路相对应。定义所述双重图案化布局的步骤包括在所述原理电路上锚定所述关键路径。
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公开(公告)号：CN109461466A
公开(公告)日：2019-03-12
申请号：CN201810886322.9
申请日：2018-08-06
Applicant: 三星电子株式会社
IPC: G11C13/00
Abstract: 一种电阻式存储器器件包括：电压发生器，根据写入使能信号的激活生成写入字线电压；开关电路，响应于写入使能信号输出写入字线电压和读取字线电压中的一个作为输出电压；字线功率路径，连接到开关电路以接收输出电压；以及根据施加到字线功率路径的电压驱动字线的字线驱动器，其中写入命令在写入使能信号激活之后的特定延迟之后开始被接收，并且响应于所接收的写入命令在写入使能信号的激活时段内执行写入操作。
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公开(公告)号：CN104241287B
公开(公告)日：2018-12-14
申请号：CN201410270479.0
申请日：2014-06-17
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L29/78 , H01L29/06 , H01L21/8239
Abstract: 本发明公开了一种半导体装置。该半导体装置包括在基底上彼此相邻的第一存储单元区域和第二存储单元区域。至少一个有源基体和一个浅沟槽隔离件可以顺序地层叠在第一存储单元区域和第二存储单元区域之间的边界处。第一有源鳍和第二有源鳍形成在浅沟槽隔离件的相应的侧面上，第一有源鳍和第二有源鳍从有源基体突出。至少一个深沟槽隔离件形成在有源基体的一个侧面上。
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