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公开(公告)号：CN118099158A
公开(公告)日：2024-05-28
申请号：CN202410099459.5
申请日：2017-10-13
Applicant: 三星电子株式会社
Abstract: 一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。
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公开(公告)号：CN110828449B
公开(公告)日：2024-04-19
申请号：CN201910327491.3
申请日：2019-04-23
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 提供了包括标准单元的集成电路以及制造集成电路的方法。一种集成电路可以包括：第一标准单元，包括在第一水平方向上延伸的第一有源区和第二有源区以及在与第一水平方向正交的第二水平方向上延伸的第一栅极线；和第二标准单元，其包括在第一水平方向上延伸的第三有源区和第四有源区以及在第二水平方向上与第一栅极线平行地对准的第二栅极线并与第一标准单元相邻。第一标准单元的第二有源区与第二标准单元的第三有源区之间的距离可以大于第一标准单元的第一有源区和第二有源区之间的距离，并可以大于第二标准单元的第三有源区和第四有源区之间的距离。
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公开(公告)号：CN115954340A
公开(公告)日：2023-04-11
申请号：CN202310100341.5
申请日：2018-02-08
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/02
Abstract: 公开了一种集成电路。该集成电路包括沿第一方向延伸的第一有源区和第二有源区，沿基本上垂直于第一方向的第二方向延伸并且跨过第一有源区和第二有源区的第一栅极线以及包括在第一有源区上方与第一栅极线交叉的第一导电图案和在第一栅极线上方沿第二方向延伸并连接到第一导电图案的第二导电图案的第一接触跨接线。
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公开(公告)号：CN115000006A
公开(公告)日：2022-09-02
申请号：CN202210612937.9
申请日：2016-11-21
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L21/8238
Abstract: 半导体装置包含：导体，其安置于衬底上；第一触点，其安置于导体上；第二触点，其具有安置于第一触点上的第一部分以及在平行于衬底的方向上远离第一部分伸出的第二部分，其中第一和第二触点安置于绝缘层中；通孔，其安置于绝缘层和第二触点的第二部分上；以及金属线，其安置于通孔上。
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公开(公告)号：CN108231760B
公开(公告)日：2022-05-03
申请号：CN201711337186.X
申请日：2017-12-14
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开涉及具有垂直晶体管的集成电路。一种具有垂直晶体管的集成电路包括在第一方向上延伸并彼此平行地顺序排列的第一栅线至第四栅线、在第一栅线至第三栅线之上并与第二栅线绝缘的第一顶有源区、以及第二顶有源区。第一顶有源区分别与第一栅线和第三栅线形成第一晶体管和第三晶体管。第二顶有源区在第二栅线至第四栅线之上并与第三栅线绝缘。第二顶有源区分别与第二栅线和第四栅线形成第二晶体管和第四晶体管。
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Patent Agency Ranking
公开(公告)号：CN113192951A
公开(公告)日：2021-07-30
申请号：CN202110478287.9
申请日：2016-07-29
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392 , G06F30/394 , G06F30/398
Abstract: 提供集成电路和集成电路组。该集成电路包括：基底；第一和第二有源区；第一和第二电源线；多个栅极图案，平行第一方向延伸并沿第二方向彼此间隔开；第一接触件，在有源区内和栅极图案上；连接下金属线和上金属线的过孔；多个鳍，沿第二方向延伸并形成在有源区上；源区/漏区，在有源区中和栅极图案两侧处；第二接触件，连接到源区/漏区。栅极图案在鳍上沿第一方向跨过鳍彼此平行延伸。第一接触件在第一层中，下金属线在第二层中，上金属线在第三层中。第一接触件将栅极图案电连接至下金属线。第一接触件包括接触栅极图案的第一部和接触下金属线的第二部。第一和第二有源区包括PMOSFET和NMOSFET区。
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公开(公告)号：CN110828449A
公开(公告)日：2020-02-21
申请号：CN201910327491.3
申请日：2019-04-23
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 提供了包括标准单元的集成电路以及制造集成电路的方法。一种集成电路可以包括：第一标准单元，包括在第一水平方向上延伸的第一有源区和第二有源区以及在与第一水平方向正交的第二水平方向上延伸的第一栅极线；和第二标准单元，其包括在第一水平方向上延伸的第三有源区和第四有源区以及在第二水平方向上与第一栅极线平行地对准的第二栅极线并与第一标准单元相邻。第一标准单元的第二有源区与第二标准单元的第三有源区之间的距离可以大于第一标准单元的第一有源区和第二有源区之间的距离，并可以大于第二标准单元的第三有源区和第四有源区之间的距离。
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公开(公告)号：CN109542666A
公开(公告)日：2019-03-29
申请号：CN201811106617.6
申请日：2018-09-21
Applicant: 三星电子株式会社
CPC classification number: G11C29/42 , G06F11/1044 , G06F11/2215 , G11C29/36 , G11C29/46 , G11C2029/0403
Abstract: 公开一种用于支持纠错码的装置及其测试方法。一种根据本发明构思的示例实施例的用于支持用于存储器测试的测试模式的装置可包括：存储器，被配置为接收并存储写入数据，并且从存储的写入数据输出读取数据；纠错码(ECC)引擎，被配置为通过对输入数据进行编码来生成写入数据，并且当N是正整数时，通过校正包括在接收数据中的N位或更少位的错误位来生成输出数据；错误插入电路，被配置为在正常模式下将读取数据作为接收数据提供给ECC引擎，并且在测试模式下将通过使读取数据的小于N位的至少一个位反相而获得的数据作为接收数据提供给ECC引擎。
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公开(公告)号：CN109087914A
公开(公告)日：2018-12-25
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front-end-of-line，FEOL)区域和在FEOL区域上的后段工艺(back-end-of-line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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公开(公告)号：CN106469567A
公开(公告)日：2017-03-01
申请号：CN201610576170.3
申请日：2016-07-20
Applicant: 三星电子株式会社 , 延世大学校产学协力团
IPC: G11C11/418 , G11C7/06 , G11C7/10
CPC classification number: G11C11/419 , G11C7/18 , G11C2207/002 , G11C11/418 , G11C7/065 , G11C7/1075
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：存储器单元；感测电路，通过第一位线以及与第一位线不同的第二位线连接到存储器单元，感测电路被构造为感测存储在存储器单元中的数据；以及位线电压控制电路，通过第一位线和第二位线连接到存储器单元，位线电压控制电路被构造为将第一位线预充电到小于电源电压的第一电压并且将第二位线预充电到小于电源电压且与第一电压不同的第二电压。
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