公开(公告)号：CN117609842A

公开(公告)日：2024-02-27

申请号：CN202311658195.4

申请日：2023-11-30

Applicant: 安徽大学

Inventor： 谭守标 ,  胡浩晨

IPC: G06F18/24 ,  G06F18/213 ,  G06F18/21 ,  G06F18/214 ,  G06N3/0464 ,  G06N3/0985 ,  G06N3/084

Abstract: 本发明公开了一种基于元学习的细胞分类方法，包括以下步骤：使用元学习算法EOSGD对细胞数据分类处理，元学习算法EOSGD采用WRN‑28‑10特征提取网络提取特征，并采用残差块优化深度残差网络；使用嵌入隐空间优化的方式替代MLP处理特征再进行分类，在隐空间处理后的特征，经过Softmax分类器对细胞数据集分类处理；引入高维学习率向量优化学习率，使模型同时对学习率，参数更新方向和初始化权重进行学习，在基准数据集上取得了较高的准确率。本发明提出了一种基于元学习的算法EOSGD，该算法采用WRN‑28‑10网络提取特征，使用嵌入隐空间优化的方式进行特征处理，引入高维学习率向量优化学习率，在训练数据量少的情况下也能达到很好的效果。

公开(公告)号：CN107066393B

公开(公告)日：2020-06-09

申请号：CN201710022698.0

申请日：2017-01-12

Applicant: 安徽大学

Inventor： 樊进 ,  彭春雨 ,  高珊 ,  李正平 ,  谭守标 ,  蔺智挺 ,  吴秀龙 ,  陈军宁 ,  徐超 ,  代月花

IPC: G06F12/02 ,  G06F12/1027

Abstract: 本发明公开了一种提高地址映射表中映射信息密度的方法，可以提高基于缓存部分映射信息的页映射方案中缓存映射表的命中率，提高闪存转换层的读写性能，在不增加位于内存中的缓存映射表里表项数量的前提下，将在逻辑地址和物理地址上都连续、相邻的映射记录进行合并产生一条映射条目，这样一条映射条目可以表示多个逻辑地址到物理地址之间的映射关系，插入缓存映射表内的是一条条映射条目而不再是一条条只能表示一个逻辑地址到物理地址之间映射关系的映射记录，以此在不增加缓存映射表对内存的占用的前提下增加缓存映射表中存储的映射记录数量，能显著增加缓存映射表的命中率，提高闪存转换层的读写效率，可广泛应用于各种系统的NAND Flash存储器的管理。

公开(公告)号：CN106612326B

公开(公告)日：2019-11-12

申请号：CN201611081246.1

申请日：2016-11-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈希 ,  吴秀龙 ,  彭春雨 ,  李正平 ,  谭守标 ,  陈军宁

IPC: H04L29/08

Abstract: 本发明公开了一种物联网资源搜索方法，由委托节点采用局部信息，分布式搜索合适的受托节点，并给出受托节点的信任度；同时，还将任务按核心属性任务归类，并计算受托节点的一个未曾委托过的任务类型的置信度，从而选取信度最高的受托节点来执行相关任务；上述方案可以快速、有效的获得相应的物联网资源。

公开(公告)号：CN104901888B

公开(公告)日：2018-03-27

申请号：CN201510299590.7

申请日：2015-06-03

Applicant: 安徽大学 ,  合肥宁芯电子科技有限公司

Inventor： 蔺智挺 ,  吴秀龙 ,  李正平 ,  谭守标 ,  陈军宁

IPC: H04L12/721

Abstract: 本发明公开了一种基于活跃性调节的时延容忍网络数据路由方法，包括：节点i与节点j相遇时，判断所述节点j是否为待转发消息的目的节点；若是，则将转发该待转发消息至节点j；若否，则节点i根据待转发消息的目的节点，计算自身活跃度加权后的转发效用值，并判断其是否小于节点j到目的节点的转发效用值；若是，则节点i转发该待转发消息至节点j。采用本发明公开的方法，可减少数据中转次数，降低节点能耗，延长网络寿命。

公开(公告)号：CN105070316B

公开(公告)日：2018-02-06

申请号：CN201510544173.4

申请日：2015-08-27

Applicant: 安徽大学

Inventor： 李正平 ,  尚凤仪 ,  谢明明 ,  李颂 ,  卢文娟 ,  周永亮 ,  彭春雨 ,  谭守标 ,  陈军宁

IPC: G11C11/413

Abstract: 本发明公开了一种SRAM复制位线电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：所述时序复制电路模块并联在复制单元字线与复制位线之间；所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，放电单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。本发明提供的电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。

公开(公告)号：CN104485133B

公开(公告)日：2017-10-13

申请号：CN201410746950.9

申请日：2014-12-08

Applicant: 安徽大学

Inventor： 李正平 ,  彭春雨 ,  闫锦龙 ,  卢文娟 ,  陶有武 ,  谭守标 ,  陈军宁 ,  周永亮

IPC: G11C16/20

Abstract: 本发明公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。

公开(公告)号：CN103346966B

公开(公告)日：2016-04-20

申请号：CN201310211873.2

申请日：2013-05-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吴秀龙 ,  柏娜 ,  李正平 ,  谭守标 ,  孟坚 ,  陈军宁

IPC: H04L12/733

Abstract: 本发明公开了一种提高最优转发概率的网络数据路由方法及网络节点，该方法采用了单拷贝方式发送消息，即消息只转发一次的情况下，根据应用环境自动调节延缓转发的次数；通过延缓转发机制，来提高获得最优转发机会的概率，减少数据中转次数，降低节点能耗。

公开(公告)号：CN105336361A

公开(公告)日：2016-02-17

申请号：CN201510898475.1

申请日：2015-12-04

Applicant: 安徽大学

Inventor： 吴秀龙 ,  蔺智挺 ,  彭春雨 ,  徐晨杰 ,  高珊 ,  李正平 ,  谭守标 ,  陈军宁

IPC: G11C11/413

Abstract: 本发明公开了一种SRAM自跟踪复制位线电路，该电路能够利用正在进行读操作存储单元附近的一列未工作在保持状态的存储单元作为复制位线对读状态进行跟踪，从而可以精确的模拟SRAM读操作时位线的放电过程，进而产生具有较小偏差的灵敏放大器使能信号，有效降低读错误率，特别适用于有较大工艺波动的先进制造工艺和拥有较大规模SRAM存储阵列的电路中。

公开(公告)号：CN104575590A

公开(公告)日：2015-04-29

申请号：CN201510017119.4

申请日：2015-01-13

Applicant: 安徽大学

Inventor： 彭春雨 ,  陶有武 ,  卢文娟 ,  闫锦龙 ,  陈军宁 ,  李正平 ,  谭守标 ,  吴秀龙 ,  蔺智挺

IPC: G11C11/413

Abstract: 本发明公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。

公开(公告)号：CN104299644A

公开(公告)日：2015-01-21

申请号：CN201410577373.5

申请日：2014-10-24

Applicant: 安徽大学

Inventor： 李正平 ,  闫锦龙 ,  卢文娟 ,  陶有武 ,  彭春雨 ,  谭守标 ,  陈军宁 ,  周永亮

IPC: G11C11/419

CPC classification number: G11C11/419

Abstract: 本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。