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公开(公告)号：CN1547324A
公开(公告)日：2004-11-17
申请号：CN200310109450.6
申请日：2003-12-16
Applicant: 复旦大学
IPC: H03K19/177 , H03K19/094
Abstract: 本发明为一种新的可编程逻辑结构单元(LC)。它在功能上基于一位全加器；在水平和垂直方向中都加入了专用进位链以满足数据通路所需的灵活进位，可配制为不同的工作模式，分别实现组合逻辑和时序逻辑。本结构单元可用于构成FPGA芯片，也可用于构成可编程片上系统或可编程IP核心。本发明具有硬件利用率高和电路速度性能好的优点。
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公开(公告)号：CN1547250A
公开(公告)日：2004-11-17
申请号：CN200310109453.X
申请日：2003-12-16
Applicant: 复旦大学
Abstract: 本发明为一种层次式可编程互连线结构。它采用层次布线结构，即将芯片的连线资源分成三个层次：全局层次的长线、局部连线层次的可分割长线和相邻高速互联层次的短线；这些连线资源中，LC和短线通过连线盒连接，可分割长线之间、可分割长线和长线之间、长线与长线之间通过相应的开关盒连接。本发明可适应于数据通路的特点，提供高度灵活的布线能力。
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公开(公告)号：CN1327147A
公开(公告)日：2001-12-19
申请号：CN01126183.8
申请日：2001-07-16
Applicant: 复旦大学
Abstract: 本发明属电子技术领域,具体为一种温、湿测量和控制的方法及其电路。其电路由RC振荡模块、采样模块、映射和显示模块、预置和控制模块组成。其中,振荡脉冲的计数值与温、湿度的映射关系存放在ROM中,经查表可得温、湿度值;再把测得的温、湿度值与设定的上、下限值比较,发出控制信号,以便启动或停止相应的设备工作。本发明大大节省硬件开销,测量精度高,误差校正方便,易于制成集成电路。
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公开(公告)号：CN103914580A
公开(公告)日：2014-07-09
申请号：CN201310323430.2
申请日：2013-07-29
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，涉及一种用于对FPGA电路的可编程位流文件进行仿真的方法。本发明针对FDP系列的FPGA器件，使用Verilog语言对其自身功能统一进行多层次硬件建模，包括CLB、IOB和互连资源等，并在能够进行Verilog仿真的商业工具中进行仿真验证，能够实现编程数据下载和配置功能。本方法能在可编程逻辑器件的设计过程中快速验证其电路功能，并且向使用FPGA的用户提供FPGA仿真方法，能同FPGA芯片设计和应用电路设计流程无缝衔接。本方法可用于FPGA芯片流片前的设计阶段，流片后的FPGA芯片测试阶段，以及用户使用FPGA芯片进行电路设计阶段对FPGA位流文件进行仿真与验证，快速验证FPGA电路或用户电路功能的正确性。
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公开(公告)号：CN102054056B
公开(公告)日：2012-11-14
申请号：CN200910198448.8
申请日：2009-11-06
Applicant: 复旦大学
IPC: G06F17/50 , G01R31/3185
Abstract: 本发明属于电子技术领域，具体涉及一种现场可编程门阵列的抗辐射性能快速模拟方法。该方法提出了一种与具体硬件结构无关、基于权重的错误注入模型，用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置技术的错误注入模拟平台。结合二者的错误注入系统不但具有良好的通用性，而且能更准确更高效地进行模拟，同时成本更低。
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Patent Agency Ranking
公开(公告)号：CN101881811B
公开(公告)日：2012-10-24
申请号：CN200910050875.1
申请日：2009-05-08
Applicant: 复旦大学
IPC: G01R31/3185 , G01R31/02
Abstract: 本发明属于电子技术领域，具体涉及一种可编程逻辑器件互连资源的自动化故障遍历测试方法。本发明提出了一种自动生成与应用无关的测试配置集的方法，通过建立布线资源图，根据线网的走向动态设定各边的权重，利用改进的Kruskal算法自动生成测试配置集。对于FPGA不同的互连结构，该方法对互连资源中的开路和短路故障达到100％的覆盖率，且测试配置个数少，运行速度快，不依赖于特定的硬件结构。
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公开(公告)号：CN101515312B
公开(公告)日：2012-07-18
申请号：CN200910130548.7
申请日：2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。
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公开(公告)号：CN101510775B
公开(公告)日：2012-01-18
申请号：CN200910047852.5
申请日：2009-03-20
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明提供了一种可进化数字电路及其进化方法，可进化数字电路包括可进化组合电路、用作接口的边界扫描模块和连接单元，可进化组合电路的输出端与所述状态寄存器的输入端连接，连接单元为多路选择器，多路选择器的一路与边界扫描模块相连，另一路与状态寄存器的输出端相连，在选通与边界扫描模块相连的一路时，将边界扫描模块施加的激励向量输入到可进化组合电路，在选通与状态寄存器相连的一路时，将状态寄存器的输出反馈到所述可进化组合电路中。该可进化数字电路具有通用测试接口，提高可进化数字电路的通用性，该电路兼容时序电路与组合电路。
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公开(公告)号：CN101286737B
公开(公告)日：2011-02-09
申请号：CN200810038576.1
申请日：2008-06-05
Applicant: 复旦大学
IPC: H03K19/173 , H03K19/177
Abstract: 本发明属于集成电路设计技术领域，具体为一种可配置的可编程逻辑单元的时序控制电路。该电路由脉冲宽度产生电路、分布式RAM写入使能脉冲信号(WS_G、WS_F)产生电路和移位寄存器两相非交叠信号(C1_G、C2_G、C1_F、C2_F)产生电路组成；它与五个编程点ramG、ramF、ram_both、shiftG以及shiftF连接。本发明通过配置不同编程点的值使得时序控制电路产生多种分布式RAM功能(16×1、16×2、32×1、16×1_dualport)所需要的写入使能脉冲信号以及移位寄存器功能所需要的两相非交叠信号。
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公开(公告)号：CN100576746C
公开(公告)日：2009-12-30
申请号：CN200710038099.4
申请日：2007-03-15
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明属于可编程器件结构技术领域，具体为一种支持拐线的现场可编程逻辑阵列(FDGA)布线资源结构及其建模方法。本发明的布线资源结构包括：可编程互联线、统一开关矩阵、输入和输出多路选择器阵列以及逻辑单元等。它打破了水平与垂直互连资源的限制，引入拐线概念，使布线通路从水平和垂直之间的转换可以不经过可编程开关，兼顾了速度性和灵活性。对布线资源的描述，是先把互连线分配给重复单元然后通过描述一个重复单元上的互连线资源来描述整体互连资源。这种描述方法非常灵活，可以很方便地改变互连资源的种类、数量、比例等参数，并可生成任意开关矩阵。
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