公开(公告)号：CN101995546A

公开(公告)日：2011-03-30

申请号：CN201010545055.2

申请日：2010-11-16

Applicant: 复旦大学

Inventor： 王伶俐 ,  王颖 ,  周学功 ,  童家榕 ,  包杰

IPC: G01R31/317 ,  G01R31/3183

Abstract: 本发明属于电子技术领域，具体为一种基于边界扫描的可编程逻辑器件自动测试系统与方法。所述测试方法包括芯片配置文件的生成、下载配置FPGA芯片、测试向量的生成和加载，以及测试结果比较等，并构建了相应的测试系统，全部实现自动化。本发明由软件自动生成用户待测项目的测试向量，结合JTAG自动下载测试软件实现对用户电路的硬件功能在线测试。使用脚本化测试环境，使得一系列繁琐的人工测试操作转化为全自动的软件流程，大大提升测试的速度和准确性。

公开(公告)号：CN101246510A

公开(公告)日：2008-08-20

申请号：CN200810034025.8

申请日：2008-02-28

Applicant: 复旦大学

Inventor： 王健 ,  来金梅 ,  余建德 ,  童家榕

IPC: G06F17/50

Abstract: 本发明属于电子技术领域，具体为一种可编程逻辑器件硬件结构的通用建模方法。该方法首先对FPGA硬件结构进行层次划分：分为5个层次，共6类模块单元，然后按层次进行分别建模。建模时采用文本文件对模型进行记录描述，一个文本文件记录一个层次的硬件单元相关信息；此外，还设有记录模型码点信息、封装信息和损坏单元信息的文本文件。按本发明方法建模而形成的描述文件可以被通用的FPGA应用软件系统正确地读入、识别、分析，并据此计算出相应的硬件资源策略来实现具体的电路。

公开(公告)号：CN101231674A

公开(公告)日：2008-07-30

申请号：CN200810032766.2

申请日：2008-01-17

Applicant: 复旦大学

Inventor： 来金梅 ,  徐嘉伟 ,  扬铭 ,  童家榕

IPC: G06F17/50

Abstract: 本发明属于电子技术领域，具体为一种现代FPGA软件系统的层次化布局建模方法。本发明为一种针对现代FPGA硬件结构的布局软件建模方法。具体是将FPGA的结构根据逻辑单元的类型在逻辑上分为几个逻辑单元层，如可编程逻辑块层，可编程输入输出块层，块随机存储器层，总线层和全局时钟层等；然后在各个逻辑单元层上根据其特定的几何结构分别建模，并根据实际情况调整布局方案。本发明通过在各个逻辑单元层上分别布局，可以极大地提高FPGA布局软件在整个FPGA CAD流程中的运行效率及算法可扩展性。

公开(公告)号：CN101197561A

公开(公告)日：2008-06-11

申请号：CN200710173288.2

申请日：2007-12-27

Applicant: 复旦大学

Inventor： 来金梅 ,  卢海舟 ,  王元 ,  童家榕

IPC: H03K3/01 ,  H03K3/037 ,  H03K19/173

Abstract: 本发明属于时序电路技术领域，具体为一种可多重配置的触发器电路。该电路由数据输入控制电路、同步复置位控制电路、时钟控制电路和触发器主体电路连接组成。并且可以根据功能的需要，配置成上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的各类28种D触发器电路以及锁存器电路，供用户选择。

公开(公告)号：CN1288743C

公开(公告)日：2006-12-06

申请号：CN200310109453.X

申请日：2003-12-16

Applicant: 复旦大学

Inventor： 童家榕 ,  马晓骏

IPC: H01L21/82 ,  H01L23/52

Abstract: 本发明为一种层次式可编程互连线结构。它采用层次布线结构，即将芯片的连线资源分成三个层次：全局层次的长线、局部连线层次的可分割长线和相邻高速互联层次的短线；这些连线资源中，LC和短线通过连线盒连接，可分割长线之间、可分割长线和长线之间、长线与长线之间通过相应的开关盒连接。本发明可适应于数据通路的特点，提供高度灵活的布线能力。

公开(公告)号：CN1280892C

公开(公告)日：2006-10-18

申请号：CN200310109452.5

申请日：2003-12-16

Applicant: 复旦大学

Inventor： 童家榕 ,  郭斌林 ,  马晓骏

IPC: H01L21/82 ,  H01L27/00 ,  G06F17/50 ,  H03K19/00

Abstract: 本发明为一种适于数据通路应用的可编程逻辑器件(FDP)，由可编程逻辑单元(LC)阵列组成，通过层次式的可编程连线资源组织成为层次式结构。其中，将m×n个(16≥m，n≥2)LC组成可编程宏单元(MC)，以利于实现多位的数据运算；以MC为基本单元进行阵列扩展，获得不同规格的FPGA系列，也可以得到满足不同逻辑容量要求的可编程IP核。FDP结构既可以作为FPGA芯片，也可以作为可编程片上系统或者可编程IP核。

公开(公告)号：CN1271787C

公开(公告)日：2006-08-23

申请号：CN200310109450.6

申请日：2003-12-16

Applicant: 复旦大学

Inventor： 童家榕 ,  马晓骏 ,  温宇杰

IPC: H03K19/177 ,  H03K19/094

Abstract: 本发明为一种新的可编程逻辑结构单元(LC)。它在功能上基于一位全加器；在水平和垂直方向中都加入了专用进位链以满足数据通路所需的灵活进位，可配制为不同的工作模式，分别实现组合逻辑和时序逻辑。本结构单元可用于构成FPGA芯片，也可用于构成可编程片上系统或可编程IP核心。本发明具有硬件利用率高和电路速度性能好的优点。

公开(公告)号：CN1645379A

公开(公告)日：2005-07-27

申请号：CN200510023305.5

申请日：2005-01-13

Applicant: 复旦大学

Inventor： 曾璇 ,  苏仰锋 ,  童家榕 ,  刘榜

IPC: G06F17/50

Abstract: 本发明属线性电路的模型降阶技术领域，具体为一种多输入多输出RCS互连电路的降阶。该方法的步骤包括：构造二阶系统方程来描述该互连电路，对二次系统进行频移，并对二次系统进行线性化，再采用块二阶Arnoldi算法获得Hv的前k阶块矩所构成的Krylov子空间内的一组正交规范基，并利用该正交规范矩阵对原二次系统进行正交投影，从而获得阶数为n的降阶后的二次系统，该二次系统可以线性化为一个一次系统，线性化后的一次电路方程保持了原二次方程对应的一次方程矩阵的块状结构，最后获得小规模RCS等效电路。本发明方法可以保证降阶过程的数值稳定性、降阶系统的无源性、精确矩匹配，具有保结构特性，低的计算量和存贮量。

公开(公告)号：CN102360566B

公开(公告)日：2013-11-27

申请号：CN201110229454.2

申请日：2011-08-11

Applicant: 复旦大学

Inventor： 王丽云 ,  陈利光 ,  王健 ,  王元 ,  周灏 ,  来金梅 ,  童家榕

IPC: G11C11/413

Abstract: 本发明属于微电子技术领域，具体为一种基于LUTFPGA的SRAM编程点抗幅照加固方法及其实现电路。本发明利用忆阻器的可编程特性，将其嵌入到传统的SRAM单元中，再添加写入电路。在使用时，通过对忆阻器进行编程，将其配置为非对称存储单元结构。忆阻器有高阻和低阻两种状态，其工艺与传统CMOS工艺兼容。这种非对称结构完全免疫于单粒子翻转（SEU）效应和单粒子引起的多位翻转（MBU）效应。

公开(公告)号：CN102831268A

公开(公告)日：2012-12-19

申请号：CN201210291806.1

申请日：2012-08-16

Applicant: 复旦大学

Inventor： 王伶俐 ,  周学功 ,  童家榕 ,  余超凡 ,  李兆彤 ,  杨文龙

IPC: G06F17/50

Abstract: 本发明属于电子设计自动化技术领域，具体为一种支持用户定制的可编程逻辑阵列版图快速生成方法。本发明方法步骤为：准备单元版图并且为单元版图建立配置文件；计算单元版图的规模大小；将单元子版图进行拼接；预留用户设定的版图形状。本发明基于已有的单元版图库，能够在快速生成任意指定规模的版图文件的同时使得所生成的版图性能接近人工定制生成的版图性能。本方法生成的版图主要特点在于：一是所生成的可编程逻辑阵列版图规模大小是可定制的，即用户能够指定版图的阵列规模大小；二是根据用户设定的版图形状要求，可以自动在版图上预留这些区域，便于在可编程逻辑阵列版图中嵌入其他IP核。