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公开(公告)号：CN108647779B
公开(公告)日：2021-06-04
申请号：CN201810318783.6
申请日：2018-04-11
Applicant: 复旦大学
Abstract: 本发明公开了一种低位宽卷积神经网络可重构计算单元。该单元包括：若干个可重构移位累加模块、多路选通器和量化处理模块；可重构移位累加模块包括控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器；本发明利用网络离散性构建控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器，其通过控制器判断当前周期的定点数数据和指数权重是否为零值，一旦检测当前周期的定点数数据和指数权重为零，则根据第一寄存器发出的第一触发信号和第二寄存器发出的第二触发信号控制所述第三寄存器输出当前周期移位累加数据；本发明既能实现4比特和8比特的灵活定点乘累加运算，还能提高移位累加运算速率，降低运算占用的内存和功耗。
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公开(公告)号：CN102831268B
公开(公告)日：2015-07-29
申请号：CN201210291806.1
申请日：2012-08-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计自动化技术领域，具体为一种支持用户定制的可编程逻辑阵列版图快速生成方法。本发明方法步骤为：准备单元版图并且为单元版图建立配置文件；计算单元版图的规模大小；将单元子版图进行拼接；预留用户设定的版图形状。本发明基于已有的单元版图库，能够在快速生成任意指定规模的版图文件的同时使得所生成的版图性能接近人工定制生成的版图性能。本方法生成的版图主要特点在于：一是所生成的可编程逻辑阵列版图规模大小是可定制的，即用户能够指定版图的阵列规模大小；二是根据用户设定的版图形状要求，可以自动在版图上预留这些区域，便于在可编程逻辑阵列版图中嵌入其他IP核。
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公开(公告)号：CN102054056A
公开(公告)日：2011-05-11
申请号：CN200910198448.8
申请日：2009-11-06
Applicant: 复旦大学
IPC: G06F17/50 , G01R31/3185
Abstract: 本发明属于电子技术领域，具体涉及一种现场可编程门阵列的抗辐射性能快速模拟方法。该方法提出了一种与具体硬件结构无关、基于权重的错误注入模型，用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置技术的错误注入模拟平台。结合二者的错误注入系统不但具有良好的通用性，而且能更准确更高效地进行模拟，同时成本更低。
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公开(公告)号：CN101888240A
公开(公告)日：2010-11-17
申请号：CN200910050942.X
申请日：2009-05-11
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明属于可编程器件结构技术领域，具体涉及一种现场可编程逻辑阵列(FPGA)的通用互连盒(GRB)结构。本发明GRB结构不仅提供了水平互连资源与垂直互连资源之间的连接，也提供了CLB/IOB同互连资源的连接以及CLB/IOB管脚之间的直接连接。与现有技术普遍使用的VPR工具所描述CB/SB布线结构以及CS-box结构相比，本通用开关盒能够更好地提高FPGA性能。实验结果表明，具有GRB结构的FPGA同CB/SB结构FPGA相比，在增加10.9％的开关使用情况下，能得到17.5％性能上的优化。
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公开(公告)号：CN118550542A
公开(公告)日：2024-08-27
申请号：CN202410600989.3
申请日：2024-05-15
Applicant: 复旦大学
Abstract: 本发明属于集成电路设计技术领域，具体为一种面向递归应用的高层次综合方法。本发明方法包括：获取源程序，生成MLIR代码；识别源程序，确定递归应用的类型；根据不同的递归应用类型，确定出递归应用的结构并进行标识，并优化为基于堆栈的可综合架构；将可综合架构进行优化，生成LLVM中间表示；在LLVM IR阶段进行功能验证并生成RTL代码。本发明在LLVM/MLIR框架中处理递归应用，使其变成可综合架构，有效的解决了目前高层次综合中难以综合递归应用的问题，实现了自动化、高效率的在FPGA上加速流程。
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Patent Agency Ranking
公开(公告)号：CN117931727A
公开(公告)日：2024-04-26
申请号：CN202410071097.9
申请日：2024-01-17
Applicant: 复旦大学
IPC: G06F15/78 , G06F15/173
Abstract: 本发明属于集成电路设计技术领域，具体为一种片上网络系统拓扑生成方法。本发明的片上网络拓扑生成方法，包括：利用任务节点数和路由器端口数，采用饱和增长方式，计算出最终拓扑结构中的路由器数量范围(rmin,rmax)，并生成非规则的单通路拓扑结构；为单通路连接的路由器增加与相邻路由器相连的链路，生成具有多种传输路径的多通路拓扑结构；在满足系统约束的条件下，将片上网络中延迟和面积作为性能指标，定义拓扑生成过程中的多目标函数，选取目标函数值较低、性能更优的拓扑结构；本发明可充分利用多核处理器中的资源和并行计算能力，同时解决了单目标约束条件生成的拓扑结构整体性能不均衡的问题。
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公开(公告)号：CN108647773A
公开(公告)日：2018-10-12
申请号：CN201810358443.6
申请日：2018-04-20
Applicant: 复旦大学
IPC: G06N3/04
Abstract: 本发明属于图像处理算法的硬件设计技术领域，具体为一种可重构卷积神经网络的硬件互连架构。本发明的互连架构包括：数据和参数片外缓存模块，用于缓存输入的待处理图片中的像素数据和缓存进行卷积神经网络计算时输入的参数；基础计算单元阵列模块，用于实现卷积神经网络的核心计算；算术逻辑单元计算模块，用于处理所述基础计算单元阵列的计算结果，实现对下采样层、激活函数以及部分和累加。其中，基础计算单元阵列模块按照二维阵列的方式互连，在行方向上，共享输入数据，通过使用不同的参数数据实现并行计算；在列方向上，计算结果逐行传递，作为下一行的输入参与运算。本发明通过结构互连提升数据复用能力的同时，能够降低带宽的需求。
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公开(公告)号：CN102831268A
公开(公告)日：2012-12-19
申请号：CN201210291806.1
申请日：2012-08-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计自动化技术领域，具体为一种支持用户定制的可编程逻辑阵列版图快速生成方法。本发明方法步骤为：准备单元版图并且为单元版图建立配置文件；计算单元版图的规模大小；将单元子版图进行拼接；预留用户设定的版图形状。本发明基于已有的单元版图库，能够在快速生成任意指定规模的版图文件的同时使得所生成的版图性能接近人工定制生成的版图性能。本方法生成的版图主要特点在于：一是所生成的可编程逻辑阵列版图规模大小是可定制的，即用户能够指定版图的阵列规模大小；二是根据用户设定的版图形状要求，可以自动在版图上预留这些区域，便于在可编程逻辑阵列版图中嵌入其他IP核。
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公开(公告)号：CN103914580A
公开(公告)日：2014-07-09
申请号：CN201310323430.2
申请日：2013-07-29
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，涉及一种用于对FPGA电路的可编程位流文件进行仿真的方法。本发明针对FDP系列的FPGA器件，使用Verilog语言对其自身功能统一进行多层次硬件建模，包括CLB、IOB和互连资源等，并在能够进行Verilog仿真的商业工具中进行仿真验证，能够实现编程数据下载和配置功能。本方法能在可编程逻辑器件的设计过程中快速验证其电路功能，并且向使用FPGA的用户提供FPGA仿真方法，能同FPGA芯片设计和应用电路设计流程无缝衔接。本方法可用于FPGA芯片流片前的设计阶段，流片后的FPGA芯片测试阶段，以及用户使用FPGA芯片进行电路设计阶段对FPGA位流文件进行仿真与验证，快速验证FPGA电路或用户电路功能的正确性。
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公开(公告)号：CN102054056B
公开(公告)日：2012-11-14
申请号：CN200910198448.8
申请日：2009-11-06
Applicant: 复旦大学
IPC: G06F17/50 , G01R31/3185
Abstract: 本发明属于电子技术领域，具体涉及一种现场可编程门阵列的抗辐射性能快速模拟方法。该方法提出了一种与具体硬件结构无关、基于权重的错误注入模型，用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置技术的错误注入模拟平台。结合二者的错误注入系统不但具有良好的通用性，而且能更准确更高效地进行模拟，同时成本更低。
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