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公开(公告)号：CN105868114A
公开(公告)日：2016-08-17
申请号：CN201610199882.8
申请日：2016-03-31
Applicant: 复旦大学
IPC: G06F11/36
CPC classification number: G06F11/3684
Abstract: 本发明属于集成电路技术领域，具体为FPGA软件系统及其各模块测试系统和方法。本发明系统包括软件测试平台、整体脚本文件、各个模块的脚本文件和测试实例；首先通过构建测试平台，搭建运行脚本文件所需的测试环境；通过脚本文件，将FPGA软件设计流程的各个模块按照顺序进行串联；不断地运行测试电路，实现对FPGA软件系统及各模块的测试。本发明能够很好的完成对FPGA软件的测试，具有测试成本低、可移植性好、通用性强等特点。
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公开(公告)号：CN105868114B
公开(公告)日：2019-04-05
申请号：CN201610199882.8
申请日：2016-03-31
Applicant: 复旦大学
IPC: G06F11/36
Abstract: 本发明属于集成电路技术领域，具体为FPGA软件系统及其各模块测试系统和方法。本发明系统包括软件测试平台、整体脚本文件、各个模块的脚本文件和测试实例；首先通过构建测试平台，搭建运行脚本文件所需的测试环境；通过脚本文件，将FPGA软件设计流程的各个模块按照顺序进行串联；不断地运行测试电路，实现对FPGA软件系统及各模块的测试。本发明能够很好的完成对FPGA软件的测试，具有测试成本低、可移植性好、通用性强等特点。
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公开(公告)号：CN105677525A
公开(公告)日：2016-06-15
申请号：CN201610017611.6
申请日：2016-01-12
Applicant: 复旦大学
IPC: G06F11/22
CPC classification number: G06F11/2215
Abstract: 本发明属于集成电路技术领域，具体为基于可重复配置单元的FPGA局部互联资源自动化测试方法。包括对FPGA芯片中所有局部互联线段和所有局部可编程互联开关的测试。本发明充分利用FPGA阵列的规律性，将FPGA局部互联与邻近的逻辑电路资源配置成可重复配置单元模版，然后将这些单元模版依次首尾相连，重复遍历至整个FPGA阵列。本发明可测试的故障包括了互联线段的开路、短路故障和互联开关的常开、常闭故障。本发明能够完成对FPGA芯片内部所有局部互联资源的测试，并且对于不同结构和规模的FPGA都具有很高的适用性。测试所需要的配置数目、配置难度和测试时间都能得到极大地优化。
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公开(公告)号：CN109543217B
公开(公告)日：2023-05-02
申请号：CN201811201104.3
申请日：2018-10-16
Applicant: 成都华微电子科技股份有限公司 , 复旦大学
IPC: G06F30/392 , G06F30/34
Abstract: 本发明属于电子设计技术领域，具体为一种串行等效的FPGA并行布局方法。本发明将布局过程中的一次单元移动，分成提出、评估、终结三个阶段，由主线程执行耗时很少的提出和终结阶段，而评估阶段最为耗时，采用多个子线程并行评估多个单元移动，以提高布局速度。本发明通过主线程的任务切换来解决并行带来的单元移动间的冲突问题，该策略不会带来数据损失。本发明通过数据存储的并行架构设计，保证数据流动和串行布局相同。本发明中，最终的并行布局结果与串行相同，在布局质量没有损失的前提下，大大加快布局速度。
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公开(公告)号：CN101515312B
公开(公告)日：2012-07-18
申请号：CN200910130548.7
申请日：2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。
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Patent Agency Ranking
公开(公告)号：CN101515312A
公开(公告)日：2009-08-26
申请号：CN200910130548.7
申请日：2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。
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公开(公告)号：CN105677525B
公开(公告)日：2019-05-03
申请号：CN201610017611.6
申请日：2016-01-12
Applicant: 复旦大学
IPC: G06F11/22
Abstract: 本发明属于集成电路技术领域，具体为基于可重复配置单元的FPGA局部互联资源自动化测试方法。包括对FPGA芯片中所有局部互联线段和所有局部可编程互联开关的测试。本发明充分利用FPGA阵列的规律性，将FPGA局部互联与邻近的逻辑电路资源配置成可重复配置单元模版，然后将这些单元模版依次首尾相连，重复遍历至整个FPGA阵列。本发明可测试的故障包括了互联线段的开路、短路故障和互联开关的常开、常闭故障。本发明能够完成对FPGA芯片内部所有局部互联资源的测试，并且对于不同结构和规模的FPGA都具有很高的适用性。测试所需要的配置数目、配置难度和测试时间都能得到极大地优化。
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公开(公告)号：CN109543217A
公开(公告)日：2019-03-29
申请号：CN201811201104.3
申请日：2018-10-16
Applicant: 成都华微电子科技有限公司 , 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计技术领域，具体为一种串行等效的FPGA并行布局方法。本发明将布局过程中的一次单元移动，分成提出、评估、终结三个阶段，由主线程执行耗时很少的提出和终结阶段，而评估阶段最为耗时，采用多个子线程并行评估多个单元移动，以提高布局速度。本发明通过主线程的任务切换来解决并行带来的单元移动间的冲突问题，该策略不会带来数据损失。本发明通过数据存储的并行架构设计，保证数据流动和串行布局相同。本发明中，最终的并行布局结果与串行相同，在布局质量没有损失的前提下，大大加快布局速度。
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公开(公告)号：CN104866678B
公开(公告)日：2017-12-29
申请号：CN201510289075.0
申请日：2015-06-01
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，具体为一种FPGA时序约束布局方法。本发明针对输入输出延时约束与端口路径延时约束。对于输入输出延时约束，本发明提出一种递归搜索算法进行输入端口到触发器（或触发器到输出端口）的路径搜索，当搜索到触发器Q顶点时，使用延时分类路径存储方法进行路径保存；对于端口路径约束，本发明对所约束的输入端口进行正向拓扑排序，对所约束的输出端口进行反向拓扑排序，对两者求交集得到约束路径，并设计了该类约束的路径延时增量式计算策略。本发明提出的方法能够很好的处理这两类时序约束的路径存储与延时计算问题，能够指导布局引擎进行时序路径约束布局。
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公开(公告)号：CN101615211B
公开(公告)日：2012-10-17
申请号：CN200910055872.7
申请日：2009-08-04
Applicant: 复旦大学
Abstract: 本发明一种基于查找表结构商用现场可编程器件用于辐照环境下三模冗余抗辐照方法及其通用算法，为缓解商用FPGA芯片在辐照环境下因太空中辐照能量粒子造成编程点单粒子翻转问题。该方法根据用户电路逻辑类型进行分类，第一类为输入逻辑、第二类为非反馈逻辑、第三类为反馈逻辑、第四类为输出逻辑。本发明针对四种类型逻辑分别提出不同的三模冗余抗辐照处理方法。该方法是处理各种用户电路映射到商用FPGA的一种普适性方法。既有广泛代表性，又具有通用性，同时也兼备实用性。
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