公开(公告)号：CN1271787C

公开(公告)日：2006-08-23

申请号：CN200310109450.6

申请日：2003-12-16

Applicant: 复旦大学

Inventor： 童家榕 ,  马晓骏 ,  温宇杰

IPC: H03K19/177 ,  H03K19/094

Abstract: 本发明为一种新的可编程逻辑结构单元(LC)。它在功能上基于一位全加器；在水平和垂直方向中都加入了专用进位链以满足数据通路所需的灵活进位，可配制为不同的工作模式，分别实现组合逻辑和时序逻辑。本结构单元可用于构成FPGA芯片，也可用于构成可编程片上系统或可编程IP核心。本发明具有硬件利用率高和电路速度性能好的优点。

公开(公告)号：CN1760879A

公开(公告)日：2006-04-19

申请号：CN200510110262.4

申请日：2005-11-10

Applicant: 复旦大学

Inventor： 童家榕 ,  王健 ,  温宇杰 ,  来金梅 ,  吴芳

IPC: G06F17/50

Abstract: 本发明属于版图自动生成技术领域，具体为一种可编程核版图自动生成方法。该方法包括：由可编程核的结构描述和基本单元库，生成四输入LUT、输入连接盒、输出连接盒以及开关盒，得到电路网表并以Verilog文件形式输出。然后按照从下往上、从左到右的顺序，基于重复单元采用O－Tree算法进行布图。再把编程点连接到最近的SRAM。结果以DEF文件形式输出，并将该文件导入到布线工具中进行布线，进而得到可编程核的版图。本发明方法可缩短系统开发时间，降低系统开发成本。

公开(公告)号：CN100395762C

公开(公告)日：2008-06-18

申请号：CN200510110262.4

申请日：2005-11-10

Applicant: 复旦大学

Inventor： 童家榕 ,  王健 ,  温宇杰 ,  来金梅 ,  吴芳

IPC: G06F17/50

Abstract: 本发明属于版图自动生成技术领域，具体为一种可编程核版图自动生成方法。该方法包括：由可编程核的结构描述和基本单元库，生成四输入LUT、输入连接盒、输出连接盒以及开关盒，得到电路网表并以Verilog文件形式输出。然后按照从下往上、从左到右的顺序，基于重复单元采用O-Tree算法进行布图。再把编程点连接到最近的SRAM。结果以DEF文件形式输出，并将该文件导入到布线工具中进行布线，进而得到可编程核的版图。本发明方法可缩短系统开发时间，降低系统开发成本。

公开(公告)号：CN1547324A

公开(公告)日：2004-11-17

申请号：CN200310109450.6

申请日：2003-12-16

Applicant: 复旦大学

Inventor： 童家榕 ,  马晓骏 ,  温宇杰

IPC: H03K19/177 ,  H03K19/094

Abstract: 本发明为一种新的可编程逻辑结构单元(LC)。它在功能上基于一位全加器；在水平和垂直方向中都加入了专用进位链以满足数据通路所需的灵活进位，可配制为不同的工作模式，分别实现组合逻辑和时序逻辑。本结构单元可用于构成FPGA芯片，也可用于构成可编程片上系统或可编程IP核心。本发明具有硬件利用率高和电路速度性能好的优点。