公开(公告)号：CN115498011A

公开(公告)日：2022-12-20

申请号：CN202210055173.8

申请日：2022-01-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈新伟 ,  陈则安 ,  李东颖 ,  李连忠

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 一种半导体结构包括半导体衬底、多个堆叠单元、导电结构、多个介电质、第一电极条带、第二电极条带以及多个接触结构。堆叠单元在半导体衬底之上向上堆叠，且包括第一钝化层、第二钝化层及夹置在第一钝化层与第二钝化层之间的沟道层。导电结构设置在半导体衬底上且包绕在堆叠单元周围。介电质环绕堆叠单元且将堆叠单元与导电结构分离。第一电极条带与第二电极条带位于导电结构的两个相对的侧上。接触结构将堆叠单元中的每一者的沟道层连接到第一电极条带及第二电极条带。

公开(公告)号：CN115116918A

公开(公告)日：2022-09-27

申请号：CN202210069582.3

申请日：2022-01-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张开泰 ,  李东颖

IPC: H01L21/68 ,  H01L23/544

Abstract: 方法包括：确定第一晶圆的第一侧上的第一对准标记和第一晶圆的第二侧上的第二对准标记之间的第一偏移；将第一晶圆的第一对准标记与第二晶圆的第一侧上的第三对准标记对准，包括检测第一晶圆的第二对准标记的位置；基于第一偏移和第一晶圆的第二对准标记的位置，确定第一晶圆的第一对准标记的位置；和基于确定的第一对准标记的位置，重新定位第一晶圆，以将第一对准标记与第三对准标记对准；以及将第一晶圆的第一侧接合至第二晶圆的第一侧以形成接合结构。本发明的实施例还涉及用于接合半导体器件的方法。

公开(公告)号：CN114823777A

公开(公告)日：2022-07-29

申请号：CN202210109550.1

申请日：2022-01-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  余绍铭 ,  张丞钧

IPC: H01L27/24

Abstract: 提供了半导体器件和制造方法，其中制造具有双侧字线结构的存储器单元。在实施例中，第一字线位于存储器单元的第一侧上，第二字线位于存储器单元的与第一侧相反的第二侧上。

公开(公告)号：CN114665012A

公开(公告)日：2022-06-24

申请号：CN202210204683.7

申请日：2022-03-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  余绍铭 ,  张开泰 ,  江宏礼 ,  陈佑升

IPC: H01L45/00 ,  H01L27/24 ,  G11C13/00

Abstract: 提供一种存储器装置及其操作方法。存储器装置包括底部电极、第一数据储存层、第二数据储存层、界面导电层和顶部电极。第一数据储存层设置在底部电极上并与底部电极接触。第二数据储存层设置在第一数据储存层之上。界面导电层设置在第一数据储存层和第二数据储存层之间。顶部电极设置在第二数据储存层之上。

公开(公告)号：CN113707603A

公开(公告)日：2021-11-26

申请号：CN202110987417.1

申请日：2021-08-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李乾铭 ,  李东颖 ,  吴政宪 ,  鲍新宇 ,  李亨元 ,  陈映予

IPC: H01L21/768 ,  H01L27/24

Abstract: 一种半导体器件及其制造方法。半导体器件包括半导体衬底及内连结构。内连结构设置在半导体衬底之上。内连结构包括第一导电线、第二导电线及双向阈值开关。第一导电线在第一方向上彼此平行地延伸。第二导电线堆叠在第一导电线之上且在与第一方向垂直的第二方向上彼此平行地延伸。双向阈值开关设置在第一导电线与第二导电线之间。双向阈值开关包含三元GeCTe材料。三元GeCTe材料实质上由碳、锗及碲组成。在三元GeCTe材料中，碳含量介于10原子百分比到30原子百分比范围内且锗含量介于10原子百分比到65原子百分比范围内。

公开(公告)号：CN113161287A

公开(公告)日：2021-07-23

申请号：CN202110133574.6

申请日：2021-02-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林伯俊 ,  林毓超 ,  李东颖

IPC: H01L21/768 ,  H01L23/528 ,  H01L21/8234

Abstract: 本申请的实施例是一种形成互连结构方法，包括：在掩模层中形成开口，该开口使掩模层下方的导电部件露出；使用无电镀沉积工艺在开口中形成导电材料，该导电材料形成导电通孔；去除掩模层；在导电通孔的顶面和侧壁上形成共形势垒层；在共形势垒层和导电通孔上方形成介电层；将共形势垒层从导电通孔的顶面去除；以及在导电通孔上方形成导电线并且该导电线电耦合到导电通孔。根据本申请的其他实施例，还提供了互连结构。

公开(公告)号：CN113140511A

公开(公告)日：2021-07-20

申请号：CN202110053759.6

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧孟轩 ,  李东颖 ,  云惟胜 ,  蔡劲

IPC: H01L21/8234 ,  H01L27/088

Abstract: 制造半导体器件的方法包括在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。所形成的第一半导体层的厚度在第一方向上进一步远离衬底间隔开的每个第一半导体层中增大。将堆叠结构图案化为沿基本垂直于第一方向的第二方向延伸的鳍结构。去除相邻的第二半导体层之间的第一半导体层的部分，并且栅极结构形成为在第三方向上在第一半导体层的第一部分上方延伸，使得栅极结构包裹第一半导体层。第三方向基本垂直于第一方向和第二方向。在第一半导体层的第一部分处的第一半导体层中的每个具有基本相同的厚度。本发明的实施例还涉及半导体器件。

公开(公告)号：CN112447903A

公开(公告)日：2021-03-05

申请号：CN202010338625.4

申请日：2020-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  余绍铭 ,  林毓超

IPC: H01L45/00

Abstract: 本发明提供存储器堆叠及其形成方法。存储器堆叠包含：底部电极层、顶部电极层以及位于底部电极层与顶部电极层之间的相变层。顶部电极层的宽度大于相变层的宽度。未被相变层覆盖的顶部电极层的第一部分比被相变层覆盖的顶部电极层的第二部分更粗糙。

公开(公告)号：CN111081767A

公开(公告)日：2020-04-28

申请号：CN201910851852.4

申请日：2019-09-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 袁锋 ,  何嘉政 ,  王梓仲 ,  李东颖 ,  蔡劲 ,  林铭祥

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78 ,  B82Y40/00

Abstract: 多个所述的实施例提供具有负电容的晶体管、及其制造方法。晶体管包含具有铁电层的栅极结构。铁电层是通过形成厚铁电膜、退火铁电膜以具有所需相态、以及薄化铁电膜至铁电层的所需厚度而形成。此制程确保在不管铁电层厚度的情况下，铁电层将具有铁电性质。

公开(公告)号：CN110943131A

公开(公告)日：2020-03-31

申请号：CN201910892082.8

申请日：2019-09-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  王梓仲 ,  张开泰 ,  雲惟胜

IPC: H01L29/78 ,  H01L21/336

Abstract: 揭示了一种半导体元件。半导体元件包括在基板上的多个鳍片。在多个鳍片中每一者的末端表面上形成鳍片末端间隔物。在多个鳍片上形成绝缘层。在多个鳍片中每一者中的源极/漏极空间中形成源极/漏极磊晶层。在绝缘层上形成栅电极层，且栅电极层缠绕每一通道区域。在栅电极层上形成侧壁间隔物。