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公开(公告)号：CN106298640A
公开(公告)日：2017-01-04
申请号：CN201510818586.7
申请日：2015-11-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L27/12
Abstract: 一种制造半导体的方法，包含接收具有基板及置于基板上的第一层的装置，其中第一层包含沟渠。此方法还包含于施加第一材料于第一层之上及沟渠之中，其中此第一材料包含填充物和与填充物化学键结的成孔剂。此方法更包含固化第一材料以形成多孔材料层。多孔材料层具有第一部分和第二部分，第一部分置于沟渠之中，而第二部分则置于第一层之上。第一和第二部分大致上含有相同百分比的硅、氧和碳。第一和第二部分大致上含有相同的孔隙率。因此，由第一材料所形成的多孔材料层于其第一部分和第二部分皆具有极佳的均匀性质，可提升装置的效能与稳定度。制备第一材料和应用其于半导体装置上的制程，皆属简易并可轻易整合至现有的制造流程里。此外，第一材料本身具有成本效益。
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公开(公告)号：CN113161287A
公开(公告)日：2021-07-23
申请号：CN202110133574.6
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528 , H01L21/8234
Abstract: 本申请的实施例是一种形成互连结构方法，包括：在掩模层中形成开口，该开口使掩模层下方的导电部件露出；使用无电镀沉积工艺在开口中形成导电材料，该导电材料形成导电通孔；去除掩模层；在导电通孔的顶面和侧壁上形成共形势垒层；在共形势垒层和导电通孔上方形成介电层；将共形势垒层从导电通孔的顶面去除；以及在导电通孔上方形成导电线并且该导电线电耦合到导电通孔。根据本申请的其他实施例，还提供了互连结构。
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公开(公告)号：CN106409654B
公开(公告)日：2020-01-14
申请号：CN201610531827.4
申请日：2016-07-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/762
Abstract: 本发明涉及形成多孔低‑k介电结构。在衬底上方形成多个导电元件。该导电元件通过多个开口彼此分隔开。在导电元件上方形成阻挡层。该阻挡层形成为覆盖开口的侧壁。对阻挡层实施处理工艺。在实施处理工艺之后，阻挡层变成亲水的。在已经实施处理工艺之后，在阻挡层上方形成介电材料。介电材料填充开口并且包含多个致孔剂。本发明的实施例还涉及形成多孔低‑k结构的系统和方法。
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公开(公告)号：CN106298640B
公开(公告)日：2019-11-08
申请号：CN201510818586.7
申请日：2015-11-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L27/12
Abstract: 一种制造半导体的方法，包含接收具有基板及置于基板上的第一层的装置，其中第一层包含沟渠。此方法还包含于施加第一材料于第一层之上及沟渠之中，其中此第一材料包含填充物和与填充物化学键结的成孔剂。此方法更包含固化第一材料以形成多孔材料层。多孔材料层具有第一部分和第二部分，第一部分置于沟渠之中，而第二部分则置于第一层之上。第一和第二部分大致上含有相同百分比的硅、氧和碳。第一和第二部分大致上含有相同的孔隙率。因此，由第一材料所形成的多孔材料层于其第一部分和第二部分皆具有极佳的均匀性质，可提升装置的效能与稳定度。制备第一材料和应用其于半导体装置上的制程，皆属简易并可轻易整合至现有的制造流程里。此外，第一材料本身具有成本效益。
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公开(公告)号：CN106409654A
公开(公告)日：2017-02-15
申请号：CN201610531827.4
申请日：2016-07-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/762
Abstract: 本发明涉及形成多孔低-k介电结构。在衬底上方形成多个导电元件。该导电元件通过多个开口彼此分隔开。在导电元件上方形成阻挡层。该阻挡层形成为覆盖开口的侧壁。对阻挡层实施处理工艺。在实施处理工艺之后，阻挡层变成亲水的。在已经实施处理工艺之后，在阻挡层上方形成介电材料。介电材料填充开口并且包含多个致孔剂。本发明的实施例还涉及形成多孔低-k结构的系统和方法。
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Patent Agency Ranking
公开(公告)号：CN102074549A
公开(公告)日：2011-05-25
申请号：CN201010151859.4
申请日：2010-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L23/485
CPC classification number: H01L23/53295 , H01L23/5329 , H01L24/02 , H01L2924/01006 , H01L2924/01007 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/0102 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/05042 , H01L2924/14 , H01L2924/15788 , H01L2924/351 , H01L2924/00
Abstract: 本发明涉及一种具有双重镶嵌结构的集成电路组件，双重镶嵌结构包含具有一低介层窗部分和一高导线部分。低介层窗部分形成在一个聚酰亚胺层之内，高导线部分形成在由USG或聚酰亚胺所形成的内金属介电层上。保护层形成于内金属介电层上，以及一焊垫位于保护层之上以便能与高导线部分电性连接。在顶部介层窗阶或次顶部介层窗阶应用可挠性薄膜，能释放应力以减少或避免下层低介电常数内金属介电层碎裂的产生。
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公开(公告)号：CN118841326A
公开(公告)日：2024-10-25
申请号：CN202410861088.X
申请日：2024-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本申请的实施例提供了半导体器件及其形成方法。一种形成半导体器件的方法包括以下步骤。在衬底上方形成介电层。在介电层上方形成2D材料层。在2D材料层上方形成粘合层。源极/漏极形成在粘合层的相对侧上。在粘合层上方形成第一高k栅极介电层，其中粘合层具有与第一高k栅极介电层的材料不同的材料。
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公开(公告)号：CN115394799A
公开(公告)日：2022-11-25
申请号：CN202210054178.9
申请日：2022-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本发明实施例是有关于一种半导体装置、存储单元和其形成方法。一种存储单元包括存储装置、连接结构、绝缘层以及选择器。连接结构设置在存储装置上并电性连接至存储装置。绝缘层覆盖存储装置和连接结构。选择器位于存储装置上并电性连接至存储装置，其中选择器设置在绝缘层上并通过贯穿绝缘层而连接到连接结构。
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公开(公告)号：CN115223929A
公开(公告)日：2022-10-21
申请号：CN202210431067.5
申请日：2022-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明的实施例公开了一种半导体器件及其形成方法，该半导体器件包括衬底、衬底上方的介电层和介电层中的导电互连件。导电互连件包括阻挡/粘附层和位于阻挡/粘附层上方的导电层。阻挡/粘附层包括具有化学式MXn的材料，其中M是过渡金属元素，X是硫属元素，n在0.5和2之间。
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公开(公告)号：CN113471139A
公开(公告)日：2021-10-01
申请号：CN202011296349.6
申请日：2020-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种形成互连结构的方法包含形成通道；形成第一阻障层以至少覆盖通道的顶面与侧壁；形成第一介电层于第一阻障层上；执行第一平坦化制程以去除第一介电层的一部分与第一阻障层的一部分，从而暴露通道顶面；形成第二介电层于第一介电层上，其中第二介电层具有暴露通道顶面的开口；形成阻挡层于通道顶面上；形成第二阻障层于第二介电层上；去除阻挡层以暴露通道顶面以及形成导电特征于开口中，其中导电特征接触通道顶面。
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