公开(公告)号：CN114664930A

公开(公告)日：2022-06-24

申请号：CN202210353532.8

申请日：2017-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨柏峰 ,  张哲诚 ,  巫柏奇

IPC: H01L29/08 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234

Abstract: 提供了制造工艺和器件，其中，在衬底内形成第一开口。使用第二蚀刻工艺将第一开口重塑为第二开口。利用自由基蚀刻实施第二蚀刻工艺，其中，自由基蚀刻利用中性离子。因此，减小衬底的推动。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN113299608A

公开(公告)日：2021-08-24

申请号：CN202110373196.9

申请日：2015-05-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲豪 ,  程潼文 ,  陈建颖 ,  张哲诚 ,  张永融

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/306 ,  H01L21/311 ,  H01L21/762 ,  H01L27/092 ,  H01L29/78 ,  H01L29/08 ,  H01L29/165

Abstract: 本发明的实施例提供了形成FinFET器件结构的方法，包括：在半导体鳍结构的侧壁上形成鳍侧壁间隔件，半导体鳍结构延伸穿过隔离结构，其中，形成鳍侧壁间隔件包括：在半导体鳍结构和隔离结构上方形成介电层，介电层覆盖半导体鳍结构的侧壁和顶面，并且至少暴露隔离结构的部分；和蚀刻介电层，以暴露出半导体鳍结构的顶面；使半导体鳍结构的部分凹陷以在鳍侧壁间隔件之间形成凹槽；在凹槽内外延生长具有柱状形状的外延结构；以及外延生长外延结构以在凹槽上方延伸，其中，外延结构在凹槽内的柱状形状之上和鳍侧壁间隔件的最顶面之上形成菱形部分，其中，外延结构的菱形部分与柱状形状之间的接合处在鳍侧壁间隔件的最顶面之上。

公开(公告)号：CN106816378B

公开(公告)日：2021-04-16

申请号：CN201610783819.9

申请日：2016-08-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰 ,  曾鸿辉

IPC: H01L21/335 ,  H01L29/78

Abstract: 在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明的实施例还涉及用于双重图案化工艺的临界尺寸控制。

公开(公告)号：CN107017225B

公开(公告)日：2020-11-20

申请号：CN201610969659.7

申请日：2016-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈威廷 ,  张哲诚 ,  吕祯祥 ,  刘又诚

IPC: H01L23/528 ,  H01L21/768

Abstract: 公开一种具有锥形镶嵌孔口的半导体结构。该半导体结构包括位于层间介电(ILD)层上方的蚀刻停止层、位于蚀刻停止层上方的低k介电层、以及至少进入低k介电层中的锥形孔口；其中，使用铜(Cu)填充锥形孔口，孔口的安装表面部分的宽度从第一较宽宽度向内锥化至在孔口的底部表面部分处的第二较窄宽度，并且锥形孔口的底部表面部分的宽度小于50nm。本发明还公开了制造半导体结构的相关方法。

公开(公告)号：CN106206414B

公开(公告)日：2020-09-11

申请号：CN201510789106.9

申请日：2015-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈威廷 ,  张哲诚 ,  郑台新 ,  萧伟印

IPC: H01L21/768 ,  H01L21/02

Abstract: 本发明提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成介电层。该方法包括在介电层上方形成掩模层。掩模层具有暴露介电层的部分的开口。该方法包括穿过开口来去除介电层的部分以在介电层中形成凹槽。该方法包括去除掩模层。该方法包括对介电层实施等离子体清洗工艺。等离子体清洗工艺使用含有二氧化碳的气体。

公开(公告)号：CN107680940B

公开(公告)日：2020-09-01

申请号：CN201710647541.7

申请日：2017-08-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰 ,  曾鸿辉

IPC: H01L21/8234 ,  H01L27/088

Abstract: 提供了FinFET器件及其形成方法。该方法包括在衬底上方形成图案化的掩模堆叠件，保护衬底的图案化的掩模堆叠件的部件具有均匀的宽度。去除由图案化的掩模堆叠件暴露的衬底的未保护部分以在衬底中形成多个凹槽，插入在邻近的凹槽之间的衬底的未去除部分形成多个鳍。去除多个鳍的部分，多个鳍的第一鳍的宽度小于多个鳍的第二鳍的宽度。

公开(公告)号：CN106711220B

公开(公告)日：2020-07-17

申请号：CN201610784601.5

申请日：2016-08-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰

IPC: H01L29/78 ,  H01L21/336

Abstract: 鳍式场效应晶体管(FinFET)包括衬底、设置在衬底上的多个绝缘体、栅极堆叠件和应变材料。该衬底包括至少一个半导体鳍并且半导体鳍包括分布在其中的至少一个调制部分。该绝缘体夹着该半导体鳍。该栅极堆叠件设置在部分半导体鳍上方和部分绝缘体上方。应变材料覆盖了由栅极堆叠件显露的部分半导体鳍。此外，提供了用于制造FinFET的方法。

公开(公告)号：CN105789299B

公开(公告)日：2020-05-08

申请号：CN201410811892.3

申请日：2014-12-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  施胜棨 ,  陈臆仁

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供了具有栅极堆叠件的半导体器件的结构和形成方法。本发明提供了半导体器件的结构和形成方法。半导体器件包括半导体衬底和位于该半导体衬底上方的第一栅电极。半导体器件还包括介于第一栅电极和半导体衬底之间的第一栅极介电层。半导体器件还包括位于半导体衬底上方的第二栅电极。第二栅电极具有上部和介于上部与半导体衬底之间的下部，并且上部宽于下部。此外，半导体器件包括介于第二栅电极和半导体衬底之间的第二栅极介电层。

公开(公告)号：CN106653845B

公开(公告)日：2020-01-14

申请号：CN201610688858.0

申请日：2016-08-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  林志翰

IPC: H01L29/78 ,  H01L21/336

Abstract: 半导体器件包括衬底、至少两个栅极间隔件和栅极堆叠件。衬底具有多个半导体鳍。栅极间隔件设置在衬底上。栅极间隔件的至少一个具有面向另一个栅极间隔件的侧壁。栅极堆叠件设置在栅极间隔件之间。栅极堆叠件包括高k介电层和栅电极。高k介电层设置在衬底上并且覆盖半导体鳍的至少部分而保留至少一个栅极间隔件的侧壁未被覆盖。栅电极设置在高k介电层上。本发明实施例涉及半导体器件及其制造方法。

公开(公告)号：CN106206687B

公开(公告)日：2020-01-14

申请号：CN201510790762.0

申请日：2015-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲诚 ,  庄瑞萍 ,  吕祯祥 ,  陈威廷 ,  刘又诚

IPC: H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供了半导体器件结构的结构和形成方法。半导体器件结构包括半导体衬底上方的鳍结构和覆盖鳍结构的一部分的栅叠件。栅叠件包括功函层和栅极介电层。半导体器件结构还包括位于半导体衬底上方并且与栅叠件相邻的隔离元件。隔离元件与功函层和栅极介电层直接接触，并且隔离元件的下部宽度大于隔离元件的上部宽度。