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公开(公告)号：CN109067737A
公开(公告)日：2018-12-21
申请号：CN201810848636.X
申请日：2018-07-28
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
CPC classification number: H04L63/1441
Abstract: 本发明涉及网络空间安全防护技术领域。本发明公开一种输出非同步保序条件下的拟态判决装置，包括写入控制器、存储器和判决器；所述写入控制器用于接收异构功能等价体的处理结果数据，根据处理结果数据得到存储器对应的存储地址，并将处理结果数据存储到对应的存储地址中；所述存储器用于暂存异构功能等价体的处理结果数据；所述判决器用于读取存储器里的处理结果数据，并进行判决输出。本发明还公开一种输出非同步保序条件下的拟态判决方法。本发明使得乱序到达的数据也能够方便地完成比对和判决。
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公开(公告)号：CN108920339A
公开(公告)日：2018-11-30
申请号：CN201810807006.8
申请日：2018-07-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F11/32
Abstract: 本发明属于芯片系统异常上报处理技术领域，特别是涉及一种系统异常上报方法及装置,接收功能模块发送的异常指示信号；根据所述功能模块的异常指示信号，在所述功能模块中选取待上报异常模块；获取待上报异常模块的异常信息，所述异常信息至少包括待上报异常模块的信息和异常类型；将待上报异常模块的异常信息上报至中央处理器。这种方式可以从发生异常的模块中选择需要上传的模块，提高了异常上传的效率，降低了中央处理器的占用率，综合提升了用户体验度。
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公开(公告)号：CN118916051A
公开(公告)日：2024-11-08
申请号：CN202410858897.5
申请日：2024-06-28
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F8/65 , G06F11/263
Abstract: 本发明涉及芯片测试技术领域，特别涉及一种高速serdes集成ecpu的芯片测试ATE固件加载方法及系统，针对ecpu加载固件时发出的固件读取指令，基于固件读取指令生成写有固件编码信息的的ATE测试向量，所述ecpu集成在待测试芯片高速serdes中，所述固定读取指令包括地址信息、时钟信息及片选信号时序信息；利用ATE测试向量模拟外部内存对ecpu响应，并按时序约束将固件相关数据写入ecpu，所述时序约束包括依据片选信号时序信息设置的等待时钟周期数和固件加载时间段。本发明利用ATE替代外置memory完成ecpu固件加载，提高芯片调试效率，降低芯片测试成本。
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公开(公告)号：CN118138655A
公开(公告)日：2024-06-04
申请号：CN202410109249.X
申请日：2024-01-26
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于RapidIO预处理操作的协议转换装置与方法，包括设置于协议接口模块和协议转换模块之间的RapidIO预处理部件；所述RapidIO预处理部件包括包过滤模块、RapidIO包协议解析模块、共享缓存队列管理模块、响应包缓存模块和出口调度模块。本发明通过增加RapidIO预处理部件，将一组协议转换会话中的多个RapidIO短包通过拼包拼成一个新的类RapidIO包，每个类RapidIO包的净荷负载长度payload与目标协议的最大负载长度相当，基于此再进行协议转换，使得目标协议终端每次协议解析时能够得到较多的净荷负载，从而提升了协议转换效率。
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公开(公告)号：CN117807031A
公开(公告)日：2024-04-02
申请号：CN202311598094.2
申请日：2023-11-28
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于软件开发及芯片UVM验证技术领域，公开一种利用可视化配置工具快速搭建以太网查表UVM验证平台的方法，包括：步骤1，在可视化配置工具界面中输入文件夹名并指定层级关系，以生成环境文件树结构；步骤2，在可视化配置工具界面输入表项可变参数；步骤3，根据设计要求，在可视化配置工具界面输入需要的可变参数；步骤4，根据步骤1‑步骤3的输入内容生成以太网查表UVM验证平台。本发明可以实现常规以太网查表UVM验证平台的一键自动搭建；将抽象繁杂的搭建及参数配合关系可视化，对于使用者既直观又友好；缩短使用者熟悉及使用的耗时，加速项目进度。
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Patent Agency Ranking
公开(公告)号：CN117574823A
公开(公告)日：2024-02-20
申请号：CN202311482261.7
申请日：2023-11-08
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/34
Abstract: 本发明公开一种哈希算法硬件可重构架构，该架构由输入部分、组合逻辑、输出部分三部分组成；所述输入部分包括多个输入单元，输出部分包括多个输出单元，输入单元和输出单元的数量相同，组合逻辑位于输入部分和输出部分之间；所述组合逻辑包括多路复用器Mux、逻辑单元、第一移位单元、加法单元、P0、第二移位单元、第三移位单元、异或单元，组合逻辑各组成单元间通过互连线相连；所有单元可处理的数据宽度均为64bit；通过修改Mux和其他组合逻辑单元的处理参数，该架构形成不同的数据通路和处理过程，从而重构为特定的哈希算法功能电路。本发明可以高效的完成哈希算法的重构和计算。
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公开(公告)号：CN117119073A
公开(公告)日：2023-11-24
申请号：CN202310928828.2
申请日：2023-07-26
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L69/08 , H04L67/561 , H04L41/40
Abstract: 本发明公开一种面向协议转换的软件定义报文处理方法及装置，通过构建元数据归一化处理流程，利用ram缓存解析键值、匹配键值组装指令、会话信息表项，赋予报文处理软件定义属性，在硬件层面实现面向协议转换的软件定义报文处理。本发明支持多种异构协议的转换报文处理，相对于桥接芯片，同为硬件电路设计，在性能相当的情况下，具有较高的灵活性；且在能支持多种异构协议转换报文处理的情况下，具有较小的延迟等性能；本发明具有软件可定义属性，软件可定义属性体现在解析键值、匹配键值组装指令、会话信息表项等可以软件定义，与基于FPGA的报文处理相比，具有灵活配置的情况下，可以在线实时配置。
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公开(公告)号：CN112162866B
公开(公告)日：2023-02-24
申请号：CN202010897173.3
申请日：2020-08-31
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开基于相对时间的异构执行体程序同步方法及装置，该方法包括：异构执行体向调度器发送同步申请消息；调度器接收同步申请消息，返回同步响应消息；若异构执行体在等待时间内未收到调度器发送的同步响应消息，则再次以相同的同步申请次数SNs发送同步申请消息给调度器，以定时器事件最小到时时间为IO复用检测函数的等待时间；异构执行体若在等待时间内收到调度器发送的同步响应消息，则先判断SNr与SNs是否相等，若SNr＝SNs，则根据RTr进行计算，将定时器事件的超时事件加入Qready中，同时判断RDr与ENr是否相等，若相等则将读事件加入Qready中，程序处理Qready；若SNr≠SNs，则将同步响应消息丢弃。本发明可有效解决定时器事件、read事件执行顺序不一致导致的状态机失步的问题。
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公开(公告)号：CN113132272B
公开(公告)日：2023-02-14
申请号：CN202110344028.7
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L49/10 , H04L49/111 , H04L49/40 , H04L43/0876
Abstract: 本发明属于网络交换功耗管理技术领域，特别涉及一种基于流量感知的网络交换频率动态调整方法、系统及网络交换芯片结构，用于网络交换芯片动态功耗管理，该方法包含：感知并监控网络交换端口流量，获取实时网络流量特性信息；通过实时网络流量特性信息提取实时网络流量特征，依据网络流量特征与时钟频率映射关系并根据实时网络流量特征置位相应调频标志信号，输出时钟频率控制信息；根据时钟频率控制信息产生相应用于网络交换数据通路时钟转换的工作时钟。本发明根据应用程序的实时通信需求和流量特性来对核心交换结构的功耗进行动态管理，方案实现方便、可靠，降低网络交换芯片功耗，具有较好应用前景。
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公开(公告)号：CN111158636B
公开(公告)日：2022-04-05
申请号：CN201911220379.6
申请日：2019-12-03
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种可重构计算结构及乘累加计算处理阵列的路由寻址方法、装置。该结构中，可重构计算模块包括至少一个乘累加计算处理阵列，每个乘累加计算处理阵列包括ram单元和算式生成器，每个ram单元由四个ram块拼接而成，每个ram单元均由相应的计算算粒与其对应，用来完成典型的乘累加运算，每个算式生成器有四个接口，可通过接口与周边的ram单元连接。本发明提出的可重构计算结构，通过构建包含ram单元和算式生成器的乘累加计算处理阵列，每个阵列内部和阵列之间可通过算式生成器将各个ram单元互联，进而将将若干个乘累加计算处理阵列形成网状结构，相比传统的总线型或crossbar型互联结构而言，本互联结构逻辑电路设计简单。
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