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公开(公告)号：CN108920339A
公开(公告)日：2018-11-30
申请号：CN201810807006.8
申请日：2018-07-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F11/32
Abstract: 本发明属于芯片系统异常上报处理技术领域，特别是涉及一种系统异常上报方法及装置,接收功能模块发送的异常指示信号；根据所述功能模块的异常指示信号，在所述功能模块中选取待上报异常模块；获取待上报异常模块的异常信息，所述异常信息至少包括待上报异常模块的信息和异常类型；将待上报异常模块的异常信息上报至中央处理器。这种方式可以从发生异常的模块中选择需要上传的模块，提高了异常上传的效率，降低了中央处理器的占用率，综合提升了用户体验度。
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公开(公告)号：CN107491416B
公开(公告)日：2020-10-23
申请号：CN201710774074.4
申请日：2017-08-31
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F17/15
Abstract: 本发明涉及一种适用于任意维数卷积需求的可重构计算结构及计算调度方法和装置，可重构计算结构包含接口控制器和可重构计算模块，所述的可重构计算模块至少包含一个乘累加计算处理阵列，每个乘累加计算处理阵列中包含多个乘累加运算处理单元，每个乘累加运算处理单元配置有各自对应的内部总线，两两乘累加运算处理单元之间通过内部总线互连并与控制总线相连；接口控制器通过控制总线对乘累加运算处理单元之间互联方式及乘累加运算处理单元的分时复用次数进行调度管理。本发明针对任意维数卷积通过快速重构具有不同计算功能处理单元的方式实现卷积计算，提高可变维数卷积计算的灵活性，充分挖掘计算过程的并行性与流水性，大幅提高卷积计算效率。
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公开(公告)号：CN107491416A
公开(公告)日：2017-12-19
申请号：CN201710774074.4
申请日：2017-08-31
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F17/15
Abstract: 本发明涉及一种适用于任意维数卷积需求的可重构计算结构及计算调度方法和装置，可重构计算结构包含接口控制器和可重构计算模块，所述的可重构计算模块至少包含一个乘累加计算处理阵列，每个乘累加计算处理阵列中包含多个乘累加运算处理单元，每个乘累加运算处理单元配置有各自对应的内部总线，两两乘累加运算处理单元之间通过内部总线互连并与控制总线相连；接口控制器通过控制总线对乘累加运算处理单元之间互联方式及乘累加运算处理单元的分时复用次数进行调度管理。本发明针对任意维数卷积通过快速重构具有不同计算功能处理单元的方式实现卷积计算，提高可变维数卷积计算的灵活性，充分挖掘计算过程的并行性与流水性，大幅提高卷积计算效率。
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公开(公告)号：CN109408452B
公开(公告)日：2021-07-09
申请号：CN201810082096.9
申请日：2018-01-29
Applicant: 天津芯海创科技有限公司 , 上海红神信息技术有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F15/173 , G06F15/78
Abstract: 本发明公开了一种拟态工控处理器及数据处理方法，涉及工控处理器领域，包括：多个CPU内核、总线互连模块、拟态功能模块和多个处理器接口，拟态功能模块单元，实现处理器输入或者输出数据的拟态化计算与处理，当向处理器接口输出数据时，对接收到的多个下行数据进行拟态判决，根据判决结果向处理器接口输出正确状态的下行数据；当接收处理器接口输入数据时，确定流量处理能力满足预设条件的CPU内核的内核标识，再通过总线互联模块将接收到的上行数据发送给与上行数据携带的内核标识所对应的CPU内核。本发明的一种拟态工控处理器，可以对各个CPU内核的输出数据进行判决，输出正确结果，并引入拟态数据流量均衡机制，实现不同异构CPU内核的负荷性能均衡。
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公开(公告)号：CN108600047A
公开(公告)日：2018-09-28
申请号：CN201810304171.1
申请日：2018-04-04
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 张进 , 吕平 , 刘勤让 , 沈剑良 , 宋克 , 朱珂 , 王永胜 , 李沛杰 , 张波 , 王锐 , 何浩 , 李杨 , 肖峰 , 毛英杰 , 赵玉林 , 虎艳宾 , 张霞 , 杜延康
IPC: H04L12/26
Abstract: 本发明提供了一种串行传输芯片及SERDES电路测试方法，所述串行传输芯片中，测试数据生成模块向SERDES电路发送第一测试数据；比较数据生成模块在接收到SERDES电路发送的指示信号时，向错误数据注入模块发送第二测试数据；错误数据注入模块根据错误注入控制信号向数据比较模块的第一输入端发送第二测试数据，或者，发送在对第二测试数据按照预设方式注入错误信息后得到的第三测试数据；数据比较模块用于接收SERDES电路的输出数据，将输出数据分别与第二测试数据和第三测试数据比较，得到测试结果，达到对测试过程注入可控的错误信息，分别在错误信息注入前和错误信息注入后校验并确定测试结果，提高故障芯片的检出率。
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Patent Agency Ranking
公开(公告)号：CN107360149A
公开(公告)日：2017-11-17
申请号：CN201710543007.1
申请日：2017-07-05
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明公开了一种基于输出子集权重分配的拟态判决方法及装置，该方法首先将每个异构功能等价体的输出按照内容逻辑关系划分为多个输出子集；依据每个输出子集对系统安全性的影响，赋予相应的权重；按照权重从大到小的顺序，排列输出子集；输出代理器按照上述规定的顺序对输出子集依次进行择多判决；判断有效择多判决是否完成，若有效择多判决没有完成，则按照上述规定的顺序，选择下一个输出子集继续进行择多判决，若有效择多判决已经完成，则停止判决，根据判决结果，选择相应的异构功能等价体输出作为系统输出。该方法不仅减少了判决数据量，加快了判决速度，而且有重点地对待判决数据，降低了择多判决失败的概率，保证了重要数据的正确输出。
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公开(公告)号：CN107360149B
公开(公告)日：2019-08-20
申请号：CN201710543007.1
申请日：2017-07-05
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明公开了一种基于输出子集权重分配的拟态判决方法及装置，该方法首先将每个异构功能等价体的输出按照内容逻辑关系划分为多个输出子集；依据每个输出子集对系统安全性的影响，赋予相应的权重；按照权重从大到小的顺序，排列输出子集；输出代理器按照上述规定的顺序对输出子集依次进行择多判决；判断有效择多判决是否完成，若有效择多判决没有完成，则按照上述规定的顺序，选择下一个输出子集继续进行择多判决，若有效择多判决已经完成，则停止判决，根据判决结果，选择相应的异构功能等价体输出作为系统输出。该方法不仅减少了判决数据量，加快了判决速度，而且有重点地对待判决数据，降低了择多判决失败的概率，保证了重要数据的正确输出。
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公开(公告)号：CN108647422B
公开(公告)日：2022-05-10
申请号：CN201810418238.4
申请日：2018-05-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 丁旭 , 沈剑良 , 杨堃 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 杜延康 , 张丽 , 李宏 , 汪欣 , 赵博 , 张文建 , 李沛杰 , 汤先拓 , 徐庆阳 , 刘冬培 , 黄雅静
Abstract: 本发明提供了端口时延约束方法及装置，涉及电路设计技术领域，其中，该端口时延约束方法中端口具体包括：级联的第一模块和第二模块，其中，第一模块的第一发送端到第二模块的第二接收端之间为时延路径，该方法实施时包括：首先，获取信号在时延路径上传输的路径时延，即端口的真实时延，其次，将路径时延与时延路径上的参考时钟周期T比较，得到松弛程度值，之后，根据松弛程度值设置第一发送端发送信号的第一时延和第二接收端接收信号的第二时延，这样，在对端口进行时序预算时，通过上述真实时延与参考时钟周期T的比对结果来对其进行时延约束，从而避免了端口的时延约束过松或过紧的现象出现。
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公开(公告)号：CN108647422A
公开(公告)日：2018-10-12
申请号：CN201810418238.4
申请日：2018-05-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 丁旭 , 沈剑良 , 杨堃 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 杜延康 , 张丽 , 李宏 , 汪欣 , 赵博 , 张文建 , 李沛杰 , 汤先拓 , 徐庆阳 , 刘冬培 , 黄雅静
IPC: G06F17/50
Abstract: 本发明提供了端口时延约束方法及装置，涉及电路设计技术领域，其中，该端口时延约束方法中端口具体包括：级联的第一模块和第二模块，其中，第一模块的第一发送端到第二模块的第二接收端之间为时延路径，该方法实施时包括：首先，获取信号在时延路径上传输的路径时延，即端口的真实时延，其次，将路径时延与时延路径上的参考时钟周期T比较，得到松弛程度值，之后，根据松弛程度值设置第一发送端发送信号的第一时延和第二接收端接收信号的第二时延，这样，在对端口进行时序预算时，通过上述真实时延与参考时钟周期T的比对结果来对其进行时延约束，从而避免了端口的时延约束过松或过紧的现象出现。
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公开(公告)号：CN108900181B
公开(公告)日：2022-07-29
申请号：CN201810741456.1
申请日：2018-07-02
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H03K5/135
Abstract: 本发明提供了一种时钟延时调节装置和时钟延时调节系统，属于集成电路技术领域。本发明实施例提供的时钟延时调节装置和时钟延时调节系统，其中，时钟延时调节装置包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；第一延时模块用于与控制芯片连接，根据控制芯片输入的延时差，使单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块。该装置可以增大延时时间的调节范围，提高频带调节的灵活性，满足低频带和高频带的使用，满足高速采样系统，提高时钟延时调节的精度。
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