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公开(公告)号：CN118838861A
公开(公告)日：2024-10-25
申请号：CN202410813511.9
申请日：2024-06-24
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F13/42
Abstract: 本发明涉及多协议SerDes技术领域，尤其涉及一种多协议Serdes接口在不同协议通信要求的约束设计方法及系统，首先根据各协议的TX/RX CLK的频率要求，在Serdes同一个管脚上定义多个时钟，完成同一个Serdes管脚上所有支持协议对应的时钟定义；然后将Serdes IP内部定义的生成时钟全部删除掉，重新定义由Serdes内部时钟作为源时钟生成的各协议对应的生成时钟；其次定义Serdes外部不同协议对应的门控时钟为生成时钟；最后对Serdes同一个管脚上定义的多个协议对应的多个时钟设置set_clock_group‑physically_exclusive，避免对不同协议之间的时钟进行时序分析。本发明通过单一约束文件替代现有多个约束文件，减少了约束文件数量以及静态时序分析的运行次数，提高静态时序分析的工作效率。
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公开(公告)号：CN115426081B
公开(公告)日：2024-06-25
申请号：CN202210962669.3
申请日：2022-08-11
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L1/1867 , H04L1/1607
Abstract: 本发明提供一种数据包的转发装置及方法。该装置包括：包缓存RAM、缓存管理列表和标签查找表；所述包缓存RAM被以最大包长为单位划分为N个缓存块，所有缓存块均被进行编号，使得每个缓存块对应有唯一的Tag编号，每个缓存块用于存放一个数据包；所述缓存管理列表具有N个比特位，每个缓存块都对应有一个比特位，利用比特位来记录缓存块的占用状态；所述标签查找表用于记录输出的数据包对应的缓存块的Tag编号，采用ackid编号作为索引，以便基于ackid编号实现被确认包的缓存块的释放；其中，每个输出的数据包均携带有为其分配的唯一的ackid编号。本发明可以实现RapidIO协议数据包的确认。
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公开(公告)号：CN116582220A
公开(公告)日：2023-08-11
申请号：CN202310503227.7
申请日：2023-05-06
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L1/00 , H04L1/1809 , H04L43/0829
Abstract: 本发明提供一种以太网链路级可靠传输的装置和方法。该装置在以太网控制器中设置有链路层可靠传输控制模块，包括Frame ID封装单元，用于从报文缓存中接收数据帧，在该数据帧中增加Frame ID字段；发送选择单元，用于根据控制选择发送封装后的数据帧、缓存中的数据帧或者LRTF至MAC数据通路；重传缓存单元，用于缓存封装后的数据帧；接收选择单元，用于从MAC数据通路中接收以太网帧进行解析：若为数据帧，则发送至Frame ID检查和删除单元；若为LRTF，则发送至LRTF处理与生成单元；LRTF处理与生成单元，用于解析接收的LRTF并根据控制生成相应的LRTF；Frame ID检查和删除单元，用于从接收的数据帧中提取出Frame ID，并在删除该数据帧中Frame ID字段后，将该数据帧发送至报文缓存。
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公开(公告)号：CN116301894A
公开(公告)日：2023-06-23
申请号：CN202310252188.8
申请日：2023-03-15
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于高阶密码算子在异构平台编译优化方法及系统，该方法包括：步骤1：根据领域专用语言，通过对加解密算法的分析，设计实现描述张量运算的领域专用语言，进行算子的提取和分析；步骤2：通过数据的张量化和并行化，重新组织计算高效利用内存层次结构和并行执行硬件；步骤3：通过端到端的编译框架进行高阶算子实现，并将高阶算子映射到异构硬件；步骤4：对映射到硬件的高阶算子进行编译优化，得到编译优化后的高阶算子；步骤5：根据编译优化后的高阶算子，编译得到硬件可执行代码。本发明解决了复杂算子的领域专用语言抽象，内存优化，编译映射，高效地构建高性能加解密领域算法及硬件部署。
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公开(公告)号：CN112039720B
公开(公告)日：2022-03-25
申请号：CN202010756655.7
申请日：2020-07-31
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L43/0876 , H04L47/20 , H04L49/90
Abstract: 本发明属于数据流量控制技术领域，特别涉及一种1～100％流量精确可控流量发生装置及流量生成方法，该装置包括六个流量发生器，每个流量发生器的流量可软件定义为1％、2％、5％、10％、20％、50％和100％的流量中任一值；六个缓冲器，每一个流量发生器后面都对应设置一个缓冲器，用于缓存前级流量发生器生成的数据流量；一个调度器，用于对六个流量发生器生成的数据流量进行轮询调度，将六条数据流的流量组合汇聚输出总流量。本发明能够实现对数据流量的精确控制，数据流量可精确控制为1～100％内任意流量。
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Patent Agency Ranking
公开(公告)号：CN108647289B
公开(公告)日：2022-01-21
申请号：CN201810422766.7
申请日：2018-05-05
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F16/22
Abstract: 本发明涉及基于布谷哈希和布隆过滤器的Hash建表方法。本发明将存储空间划分为m个组，每组包含一个存储表和n个过滤表，每个过滤表对应一个Hash函数，共有m*n个不同的Hash函数；另外选取m*n个不同的Hash函数备用；定义一个max_insert值，如果对某次输入数据的操作次数超过所述max_insert值，则表示填表失败。本发明提供的建表方法，有效地提高了空间利用率，利于在有限的硬件存储空间上进行设计开发。且不限制m的取值，m可以取任意设计者认为合适的值，相对于很多传统Hash建表方法来说，具有更高的灵活性。同时，本发明消除了对Hash函数选取的限制，更加易用。
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公开(公告)号：CN113660558A
公开(公告)日：2021-11-16
申请号：CN202110866191.X
申请日：2021-07-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于FC交换芯片的时间同步延迟补偿装置及方法，该装置包括：ELS时间同步帧和原语解析模块、ELS时间同步帧和原语重组模块、接收通路延迟补偿寄存器rx_delay及发送通路延迟补偿寄存器tx_delay，ELS时间同步帧和原语解析模块用于对接收的ELS时间同步帧和时间同步原语进行解析；ELS时间同步帧和原语重组模块用于对接收的ELS时间同步帧和时间同步原语进行重组；接收通路延迟补偿寄存器rx_delay用于对FC协议链路接收通路的延迟进行补偿；发送通路延迟补偿寄存器tx_delay用于对FC协议链路发送通路的延迟进行补偿。本发明的时间同步精度高，硬件电路简易，可有效的节约芯片制造成本。
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公开(公告)号：CN111030998B
公开(公告)日：2021-10-01
申请号：CN201911116565.5
申请日：2019-11-15
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L29/06
Abstract: 本发明属于协议解析处理技术领域，公开一种可配置的协议解析方法及系统，该方法包括：缓存协议数据；报头解析和提取，键值生成，CAM精确匹配，表项查找，中间信息和最终信息更新，语义解析和处理；该系统包括：报文缓存模块、报头解析和提取模块、键值生成模块、CAM模块、表项管理模块、中间信息和最终信息更新模块、语义解析及处理模块。本发明通过自定义配置CAM和表项数据，可自定义支持的协议解析类型，且处理速度快，协议解析通过环回的方式进行解析，节省了额外的硬件资源，相比常规的可编程协议解析平台，本发明仅需要按照约定数据格式向对应的CAM和RAM进行配置。
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公开(公告)号：CN110535788B
公开(公告)日：2021-09-10
申请号：CN201910628079.5
申请日：2019-07-12
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L12/931
Abstract: 本发明提供了一种多协议控制器和多协议交换芯片，涉及数据传输技术领域，该多协议控制器包括嵌入式现场可编程门阵列模块；该嵌入式现场可编程门阵列模块用于加载待支持协议的部分或全部控制逻辑。本发明实施例提供的多协议控制器和多协议交换芯片，应用嵌入式现场可编程门阵列(EFPGA)实现可编程的硬件控制电路，使得整体控制器可以通过外部加载的方式支持多种不同协议，提高了应用的灵活性；通过专用集成电路(ASIC)实现多协议之间的可复用逻辑，有效节省了电路占用面积，降低了功耗。
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公开(公告)号：CN110572335B
公开(公告)日：2021-07-23
申请号：CN201910813277.9
申请日：2019-08-30
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L12/933 , H04L12/935 , H04L12/861
Abstract: 本发明提供一种低时延的交换芯片时钟域结构。该时钟域结构包括：依次连接的入口SerDes RX单元、第一CDC单元、入口端口RX、第二CDC单元、核心交换单元、第三CDC单元、出口端口TX、第四CDC单元和出口SerDes TX单元；第一CDC单元，用于将入口SerDes RX单元接收的数据的时钟域由SerDes RX时钟域跨到核心交换时钟域；SerDes RX时钟域指SerDes RX单元工作时的时钟域，核心交换时钟域指核心交换单元工作时的时钟域；入口端口RX、核心交换单元和出口端口TX工作时采用相同的时钟域；第四CDC单元，用于将出口端口TX输出的数据的时钟域由核心交换时钟域跨到SerDes TX时钟域；SerDes TX时钟域指出口SerDes TX单元工作时的时钟域。本发明旨在提供一种降低交换时延，便于芯片性能提升的通用交换芯片的时钟域架构。
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