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公开(公告)号：CN111106119B
公开(公告)日：2024-01-23
申请号：CN201911017568.3
申请日：2019-10-24
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。(1)在平行于下结构的上表面的第一方向上降低
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公开(公告)号：CN111725218B
公开(公告)日：2023-12-12
申请号：CN202010201012.6
申请日：2020-03-20
Applicant: 三星电子株式会社
Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。
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公开(公告)号：CN109037230B
公开(公告)日：2023-11-07
申请号：CN201810594700.6
申请日：2018-06-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。
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公开(公告)号：CN109037210B
公开(公告)日：2023-09-05
申请号：CN201810600087.4
申请日：2018-06-12
Applicant: 三星电子株式会社
Abstract: 本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。
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公开(公告)号：CN116033757A
公开(公告)日：2023-04-28
申请号：CN202211285735.4
申请日：2022-10-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括堆叠结构，该堆叠结构包括栅极堆叠区和虚设堆叠区。栅极堆叠区包括交替堆叠的层间绝缘层和栅电极。虚设堆叠区包括交替堆叠的虚设绝缘层和虚设水平层。分离结构穿透堆叠结构。垂直存储结构在第一区域中穿透栅极堆叠区。多个栅极接触结构在第二区域中电连接到栅电极。栅电极包括第一栅电极和设置在比第一栅电极的水平高的水平上的第二栅电极。每个栅极接触结构包括栅极接触插塞和第一绝缘间隔物。栅极接触插塞包括第一栅极接触插塞和第二栅极接触插塞，第一栅极接触插塞穿透第二栅电极并接触第一栅电极，第二栅极接触插塞接触第二栅电极。
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Patent Agency Ranking
公开(公告)号：CN115734619A
公开(公告)日：2023-03-03
申请号：CN202210915860.2
申请日：2022-08-01
Applicant: 三星电子株式会社
Abstract: 使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
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公开(公告)号：CN115706107A
公开(公告)日：2023-02-17
申请号：CN202210892706.8
申请日：2022-07-27
Applicant: 三星电子株式会社
Abstract: 提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
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公开(公告)号：CN115224040A
公开(公告)日：2022-10-21
申请号：CN202210411474.X
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L27/108
Abstract: 提供了一种半导体装置和一种电子系统。半导体装置包括：衬底；第一堆叠结构，其位于衬底上并且包括多个第一栅电极；第二堆叠结构，其位于第一堆叠结构上并且包括多个第二栅电极；沟道孔，其包括延伸穿过第一堆叠结构的下部的第一下沟道孔、连接到第一下沟道孔的第一上沟道孔、以及连接到第一上沟道孔的第二沟道孔；以及沟道孔中的沟道结构。第一下沟道孔的侧壁具有相对于第一方向的第一倾斜度，第一上沟道孔的侧壁具有相对于第一方向的第二倾斜度，第二沟道孔的侧壁具有相对于第一方向的第三倾斜度。
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公开(公告)号：CN114334992A
公开(公告)日：2022-04-12
申请号：CN202110731275.2
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
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公开(公告)号：CN113140573A
公开(公告)日：2021-07-20
申请号：CN202011532810.3
申请日：2020-12-22
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L25/18
Abstract: 一种存储器装置包括下部结构和堆叠在下部结构上的多个上部结构。下部结构包括外围电路和设置在下部结构的顶表面上的上接合焊盘。多个上部结构中的每一个包括位线、穿通件和设置在上部结构的底表面上并连接至穿通件的下接合焊盘。除了最上面的上部结构之外，每个上部结构还包括设置在其顶表面上并连接至穿通件的上接合焊盘。位线包括在水平方向上将位线的第一部分与该位线的第二部分分离的间隙，并且在平面图中，穿通件与位线的间隙重叠。
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