公开(公告)号：CN1763974A

公开(公告)日：2006-04-26

申请号：CN200510114058.X

申请日：2005-10-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  小野升太郎

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/4933 ,  H01L29/66719 ,  H01L29/66734

Abstract: 一种半导体器件，包括第1导电型的半导体衬底；形成于半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿沟槽的壁面，形成于与栅电极之间；第2导电型基层，设置成在半导体区域上隔着所述栅极绝缘膜包围除沟槽底部以外的侧壁；第1导电型源区，邻接于栅极绝缘膜，形成于基层的上面附近的沟槽的外侧；和绝缘膜，形成于栅电极的从沟槽延伸后经台阶部分宽度形成为比沟槽内的宽度宽的上端部分的下面与源区的上面之间的至少一部分，而且其膜厚比沟槽内的栅极绝缘膜的膜厚厚。

公开(公告)号：CN110890419B

公开(公告)日：2024-02-02

申请号：CN201910018675.1

申请日：2019-01-09

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一条尚生 ,  小野升太郎 ,  山下浩明

IPC: H01L29/41 ,  H01L29/78

Abstract: 一种半导体装置具备：包括第1导电型的第1半导体层的半导体部；设置在半导体部上的第1电极；被第1电极包围的第2电极；被第2电极包围的第3电极。半导体部还包括：选择性设置在第1半导体层与第1电极之间的第2导电型的第2半导体层；选择性设置在第2半导体层与第1电极之间的第1导电型的第3半导体层；具有设置在第1半导体层与第2电极及第3电极间的主部和设置在第1半导体层与第1电极间的外缘部的第2导电型的第4半导体层；选择性设置在第4半导体层中并具有与第1电极电连接的部分的第1导电型的第5半导体层；以及，具备设置在第4半导体层中的与第5半导体部分离的位置且与第3电极电连接的部分的第1导电型的第6半导体层。

公开(公告)号：CN110911471A

公开(公告)日：2020-03-24

申请号：CN201910121475.9

申请日：2019-02-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  菅原秀人 ,  大田浩史 ,  一条尚生 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。

公开(公告)号：CN110854197A

公开(公告)日：2020-02-28

申请号：CN201811621023.9

申请日：2018-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  菅原秀人 ,  大田浩史

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。

公开(公告)号：CN105990438A

公开(公告)日：2016-10-05

申请号：CN201510553436.8

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  志村昌洋

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/41

CPC classification number: H01L29/0634 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/41

Abstract: 实施方式的半导体装置具有第一导电型的第一半导体层、第二导电型的多个第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、栅极电极、绝缘层、以及第一电极。第一半导体层具有多个第一半导体区域。各个第二半导体区域设置在第一半导体区域彼此之间。第三半导体区域设置在第二半导体区域上。第四半导体区域设置在第三半导体区域上。绝缘层设置在栅极电极与第三半导体区域之间。第一电极具有第一部分与第二部分。第一部分连接于第一半导体区域。第二部分相对于第一部分设置在第四半导体区域侧。第一电极设置在第一半导体区域上及第二半导体区域上。第一电极设置在第四半导体区域的周围。

公开(公告)号：CN105990435A

公开(公告)日：2016-10-05

申请号：CN201510100342.5

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  泉泽优

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/0634 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。

公开(公告)号：CN103325827B

公开(公告)日：2016-02-17

申请号：CN201210313334.5

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L21/02697 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7813

Abstract: 提供能够减少导通电阻且保持高耐压的半导体装置。半导体装置具备：半导体基板；和多个栅电极，包括在与半导体基板平行的面内沿第一方向延伸的部分。半导体基板具有：第一导电型的第一半导体层；第二半导体层，设置在第一半导体层上，包括在与半导体基板平行的面内沿着相对于第一方向和与第一方向正交的第二方向交叉的第三方向延伸、并且相互邻接地交替配置的多个第一导电型的第一柱及第二导电型的第二柱；第二导电型的第三半导体层，设置在第二半导体层上的包含栅电极的正下方区域间的区域，从上方观察时其边缘位于栅电极正下方区域；和第一导电型的第四半导体层，设置在第三半导体层的正上方区域内，从上方观察时其边缘位于栅电极正下方区域。

公开(公告)号：CN102694010A

公开(公告)日：2012-09-26

申请号：CN201210069986.9

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/06

CPC classification number: H01L29/66666 ,  B82Y10/00 ,  H01L29/0634 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/66977 ,  H01L29/7828

Abstract: 一种半导体元件，包括：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有SixGe1-x或SixGeyC1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。

公开(公告)号：CN102420249A

公开(公告)日：2012-04-18

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

公开(公告)号：CN102194883A

公开(公告)日：2011-09-21

申请号：CN201110071968.X

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供导通电阻低的半导体器件及其制造方法。该半导体器件具备：N型的第1半导体层(11)；杂质浓度低于第1半导体层的N型的第2半导体层(12)；在距离第2半导体层的表面为第1深度(X1)处具有比第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度Np1的N型的第1埋入层(13)；与第1埋入层相邻，在距离第2半导体层的表面为与第1深度(X1)大致相等的第2深度(X2)处具有第2峰值杂质浓度(Np2)的P型第2埋入层(14)；重叠在第2埋入层(14)的上部的P型的基极层(15)；下表面位于距离第2半导体层的表面为比第1深度(X1)浅的第3深度(X3)处的N型的源极层(17)；隔着栅极绝缘膜(19)形成的栅电极(19)。