公开(公告)号：CN110716709B

公开(公告)日：2021-10-29

申请号：CN201910864339.9

申请日：2019-09-12

Applicant: 无锡江南计算技术研究所

Inventor： 高红光 ,  郑方 ,  李宏亮 ,  过锋 ,  许勇 ,  郝子宇 ,  赵冠一 ,  陈正博

IPC: G06F7/503

Abstract: 本发明提供支持进位借位正常传递的多精度大整数算术运算加速单元，属于计算机体系结构和处理器微结构技术领域。该支持进位借位正常传递的多精度大整数算术运算加速单元包括512位操作数A[511:0]、512位操作数B[511:0]、进位借位寄存器索引idx、进位借位寄存器、512位运算结果RSLT[511:0]、功能码opf和运算装置。本发明可以直接实现512位数据之间的加减运算，进位借位寄存器保存512位计算的进借位，便于扩展实现更高精度大整数之间的加减运算，还可以直接实现两组128位数据之间的乘法运算，配合移位加操作可扩展实现更高精度大整数之间的乘法运算。

公开(公告)号：CN113535499A

公开(公告)日：2021-10-22

申请号：CN202110829386.7

申请日：2021-07-22

Applicant: 无锡江南计算技术研究所

Inventor： 马亚楠 ,  邱诗凯 ,  过锋 ,  刘佳季 ,  宋甲秀

IPC: G06F11/263 ,  G06F11/26 ,  G06F11/22

Abstract: 本发明公开了一种支持多核心共享访问的多类型并存访存流验证方法，该方法包括获取待测访存部件对应存储系统的系统信息，基于系统信息构建待测访存部件对应的验证系统，验证系统包括若干虚拟模型；当检测到多源核心请求指令时，确定发出多源核心请求指令的各测试激励；分别确定各测试激励对应的各虚拟模型，基于各虚拟模型并行处理多源核心请求指令，得到各虚拟响应结果。本发明短时间内实现各虚拟模型的请求发送、解析、响应处理等功能，最终通过比较真实和虚拟响应来判断待测访存部件处理、解析和转发的正确性，通过此验证方法和系统更易发现错误和错误定位，保证了待测访存部件的正确性，流片无错误。

公开(公告)号：CN110688329B

公开(公告)日：2021-08-10

申请号：CN201910839658.4

申请日：2019-09-06

Applicant: 无锡江南计算技术研究所

Inventor： 陈芳园 ,  过锋 ,  高红光 ,  吴珊 ,  陈庆强 ,  郝子宇 ,  孙红辉

IPC: G06F12/0875 ,  G06F9/30

Abstract: 本发明公开了一种可同时支持多套Cache数据私有段动态设置的方法，包括步骤S1、确定目标数据Cache中需要设置的n套私有段数据位置地址，为各个私有段数据设置相对应的n套第一私有段寄存器；S2、在目标数据Cache中分别设置与每套私有段数据相对应的第一比较器、第二比较器；S3、按一定规则对需要写入Cache中的数据行进行判断，来确定其是否具有“私有段标准”；S4、确认符合“私有段标准”后，在指令Cache中生成私有段设置指令；S5、设置指令发射规则判断器，对指令Cache内的指令执行情况进行判断；S6、确认在指令Cache内排列在私有段设置指令前的指令全部执行结束后，开始执行私有段设置指令，将需要写入Cache中的数据行写入与对应的私有段位置地址相联的数据Cache中。

公开(公告)号：CN110716887A

公开(公告)日：2020-01-21

申请号：CN201910857256.7

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 过锋 ,  陈芳园 ,  高红光 ,  吴珊 ,  赵冠一 ,  孙红辉 ,  陈正博

IPC: G06F12/0877

Abstract: 本发明包括下述步骤：S1、确定需要目标主存的主存数据行的地址信息，该地址信息由写暗示指令携带；S2、通过CPU向目标Cache发出写暗示指令，所述写暗示指令生成写暗示标记，并且将要携带的目标主存的主存数据行地址映射为目标Cache中的缓存行；S3、判断映射的目标Cache中对应的缓存行是否访问命中；S4、确定映射的目标Cache中对应的缓存行命中，则判断缓存行是否有效；S5、确定缓存行有效时，则将该缓存行淘汰回主存；S6、设置缓存行有效，并结束处理，后续对写暗示装入的缓存行进行访问时，按照正常的高速缓存访问方式进行。本发明通过在硬件高速缓存中直接占用缓存行，而不读取并装入对应的主存行，显著降低缓存行第一次访问主存的延迟。

公开(公告)号：CN110704343A

公开(公告)日：2020-01-17

申请号：CN201910852824.4

申请日：2019-09-10

Applicant: 无锡江南计算技术研究所

Inventor： 施晶晶 ,  唐勇 ,  谢军 ,  张清波 ,  陈芳园 ,  陈庆强 ,  过锋

IPC: G06F13/28

Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。

公开(公告)号：CN110688329A

公开(公告)日：2020-01-14

申请号：CN201910839658.4

申请日：2019-09-06

Applicant: 无锡江南计算技术研究所

Inventor： 陈芳园 ,  过锋 ,  高红光 ,  吴珊 ,  陈庆强 ,  郝子宇 ,  孙红辉

IPC: G06F12/0875 ,  G06F9/30

Abstract: 本发明公开了一种可同时支持多套Cache数据私有段动态设置的方法，包括步骤S1、确定目标数据Cache中需要设置的n套私有段数据位置地址，为各个私有段数据设置相对应的n套第一私有段寄存器；S2、在目标数据Cache中分别设置与每套私有段数据相对应的第一比较器、第二比较器；S3、按一定规则对需要写入Cache中的数据行进行判断，来确定其是否具有“私有段标准”；S4、确认符合“私有段标准”后，在指令Cache中生成私有段设置指令；S5、设置指令发射规则判断器，对指令Cache内的指令执行情况进行判断；S6、确认在指令Cache内排列在私有段设置指令前的指令全部执行结束后，开始执行私有段设置指令，将需要写入Cache中的数据行写入与对应的私有段位置地址相联的数据Cache中。

公开(公告)号：CN102930008B

公开(公告)日：2015-10-07

申请号：CN201210423150.4

申请日：2012-10-29

Applicant: 无锡江南计算技术研究所

Inventor： 高红光 ,  丁亚军 ,  过锋 ,  郑方 ,  唐勇 ,  任秀江 ,  陈彦庭

IPC: G06F17/30

Abstract: 一种向量查表方法。第一多次查表指令字段用于标示向量查表操作，第二、第三多次查表指令字段为源操作数寄存器的索引号，第四多次查表指令字段为目标寄存器的索引号。第二多次查表指令字段指定的寄存器内容为查询基地址，第三多次查表指令字段指定的寄存器内容包含多个待查向量元素相对于查询基地址的偏移值，第四多次查表指令字段指定存放最终查询结果的单个目标寄存器。参照第三多次查表指令字段指定的寄存器内容的拼接格式，拼接成向量查表结果，写入第四多次查表指令字段指定的目标寄存器。待查向量元素偏移值在第三多次查表指令字段指定的寄存器中的位置，规定了对应元素最终在第四多次查表指令字段指定的目标寄存器中的位置。

公开(公告)号：CN102945220B

公开(公告)日：2015-08-12

申请号：CN201210396345.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 张清波 ,  王梦嘉 ,  郑卫华 ,  杨萱 ,  过锋 ,  高红光 ,  郑方

IPC: G06F13/42

Abstract: 本发明提供了一种基于序号的多队列保序方法。在队列一的出口和入口分别设立出口计数器和入口计数器；入口计数器每收到一个包加一，出口计数器每发送一个包加一；进入队列二的消息包携带有进入队列二时的队列一的入口计数器的计数值作为序号；进入队列二的消息包在准备出队时，将携带的序号与队列一的入口计数器当前值和出口计数器当前值进行比较，以判断是否可以出队。当根据准备出队的消息包携带的序号、以及队列一的入口计数器当前值和出口计数器当前值判定在所述准备出队的消息包之前的进入队列一的消息包已全部发出时，使所述准备出队的消息包出队。

公开(公告)号：CN101989942B

公开(公告)日：2012-10-31

申请号：CN200910165362.5

申请日：2009-08-07

Applicant: 无锡江南计算技术研究所

Inventor： 黄永勤 ,  任秀江 ,  李宏亮 ,  过锋 ,  郑卫华 ,  郑方 ,  胡苏太

IPC: H04L12/40 ,  H04L12/437

Abstract: 一种仲裁控制方法、应用该仲裁控制方法的通信方法、仲裁器和应用该仲裁器的通信系统，其中，所述仲裁控制方法包括：对通信请求进行排序，所述排序与所述通信请求的链路距离和提交时间相关；对排序的所述通信请求进行筛选并提交筛选后的通信请求；根据所提交的通信请求的类型，对所述通信请求进行仲裁，返回仲裁失败响应或仲裁成功响应；根据所述仲裁响应，更新链路记录和信用记录。本发明通过对通信资源信用和链路的集中管理和分配，简化了仲裁过程，提高了流水仲裁能力和链路的通信效率。

公开(公告)号：CN115344823A

公开(公告)日：2022-11-15

申请号：CN202211017041.2

申请日：2022-08-24

Applicant: 无锡江南计算技术研究所

Inventor： 孙红辉 ,  刘佳季 ,  陈芳园 ,  王迪 ,  陈正博 ,  过锋 ,  郝子宇

IPC: G06F17/15 ,  G06N3/04 ,  G06N3/06

Abstract: 本发明公开了一种并行查找表实现具有饱和特性非线性函数求解的方法，涉及神经网络技术领域，包括将非线性函数分割成若干区间，每个区间内函数值由线性函数表示，其中线性函数系数存放在查找表内，查找表位于局部存储内，获得查找表的表内有符号偏移地址，计算出线性系数并写入查找表内；通过配置描述符实现非线性函数求解精度与求解范围的灵活可配，得到源操作数取值范围以及查找表深度；采用对源操作数范围进行平均分割的方法进行查找表地址转换，进行非线性函数求解。本发明以在兼顾资源消耗和计算速度情况下，进一步提高硬件求解非线性函数的精度，并且可以根据不同精度饱和函数进行求解运算。