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公开(公告)号：CN119692261A
公开(公告)日：2025-03-25
申请号：CN202510192343.0
申请日：2025-02-21
Applicant: 安徽大学
IPC: G06F30/32
Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。
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公开(公告)号：CN119311635B
公开(公告)日：2025-03-18
申请号：CN202411864014.8
申请日：2024-12-18
Applicant: 安徽大学
IPC: G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。
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公开(公告)号：CN119271172B
公开(公告)日：2025-03-04
申请号：CN202411785251.5
申请日：2024-12-06
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种电荷域带符号乘法、多比特乘累加运算电路及其芯片。电荷域带符号乘法由8个PMOS管P1~P8、13个NMOS管N1~N13，以及电容C构成；其中，P1~P5以及N1~N7构成符号位运算单元，剩余元件构成数值位运算单元。电路将带符号数之间的乘法分为两个阶段，先在12T‑SRAM中进行符号位支架的乘法运算，结果输出到9T1C‑SRAM中，再进行数值位之间的乘法运算。电荷域带符号的多比特乘累加运算电路则以12T‑SRAM和9T1C‑SRAM为基本单元对SRAM电路上进行改进后得到。本发明解决了现有CIM电路难以实现输入和权重均为带符号数的乘法或Mac运算的问题。
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公开(公告)号：CN119446218A
公开(公告)日：2025-02-14
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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公开(公告)号：CN119382707A
公开(公告)日：2025-01-28
申请号：CN202411958365.5
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。
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Patent Agency Ranking
公开(公告)号：CN119316742A
公开(公告)日：2025-01-14
申请号：CN202411485732.4
申请日：2024-10-23
Applicant: 安徽大学
IPC: H04N25/772 , H04N25/78
Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及用于CIS的两步式差分全并行ADC电路、模块。本发明提供了用于CIS的两步式差分全并行ADC电路，包括：粗量化发生部、细量化发生部、比较器部、存储电容部、量化开关部、逻辑控制部、信号处理部、计数器部、加法器部。本发明采用两步式列级差分全并行处理，将11bit量化过程分解成并行的5bit粗量化和6bit细量化，能够有效缩短整体的量化时间，提高ADC的数据量化速率。本发明解决了传统SS ADC量化时间长、转换速度低从而限制CMOS图像传感器帧频的问题。
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公开(公告)号：CN119091943A
公开(公告)日：2024-12-06
申请号：CN202411210019.9
申请日：2024-08-30
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/418 , G11C11/419 , G11C15/04
Abstract: 本发明属于集成电路技术领域，具体涉及一种10T‑SRAM单元、双通道读与内容寻址的逻辑电路及其芯片。10T‑SRAM单元由P1～P2和N1～N8构成。其中，P1、P2、N1～N4构成6T存储单元，剩余器件构成配置电路。N5和N6的栅极分别连接在6T存储单元中的存储节点Q和QB上；N7和N8的栅极分别接控制信号SL和SR；N5的漏极与N7的源极相连；N8的源极与N6的漏极相连；N5、N6的源极连接在传递信号线TL上，N7、N8的漏极连接在标志信号线ML上。将多个10T‑SRAM阵列排布，同行中相邻单元的TL和ML相连则构成双通道读与内容寻址的逻辑电路。本发明的电路同时具备数据存储，双通道数据读以及内容寻址功能；电路简单却功能强大，可以克服现有电路的效率和功耗缺陷。
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公开(公告)号：CN119068948A
公开(公告)日：2024-12-03
申请号：CN202411171601.9
申请日：2024-08-26
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/419 , G06F7/50
Abstract: 本申请涉及一种基于6T‑SRAM的多位相乘相加运算电路及其控制方法，该电路包括多个6T‑SRAM单元、控制单元和计算单元；多个6T‑SRAM单元并联设置且分别采用不同字线控制，多个6T‑SRAM单元的第一端连接同一第一局部位线，多个6T‑SRAM单元的第二端连通同一第二局部位线；计算单元包括第五至第八PMOS管、第七至第十NMOS管；第五PMOS管的源极和第八NMOS管的漏极信号输出节点，第七PMOS管的漏极和第八PMOS管的漏极用于接入不定电平信号，第九NMOS管的栅极和第十NMOS管的栅极为信号输入节点；第五PMOS管的栅极和第八NMOS管的栅极通过控制单元分别连接第二局部位线和第一局部位线，控制单元用于实现开关控制。将存储单元和计算单元配置在一块，实现了存内计算，大大提高了运算速度。
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公开(公告)号：CN119066018A
公开(公告)日：2024-12-03
申请号：CN202411569955.9
申请日：2024-11-06
Applicant: 安徽大学
IPC: G06F15/163 , G06F9/50 , G06F9/52
Abstract: 本发明涉及数据访问技术领域，具体涉及用于异构多核处理器的数据访问系统、方法、程序产品。本发明提供了用于异构多核处理器的数据访问系统，包括：异构多核处理器、目标存储块、寄存器模块。本发明引入了包含计数部、寄存部、锁状态部的寄存器模块，为异构多核处理器对目标存储块的访问提供了硬件基础，能够支持锁操作的快速响应和原子性。本发明考虑到处理核心可能存在的数据竞争以及数据之间的依赖性，通过对处理核心赋予线程序号的方式，并结合寄存器模块设计了管理逻辑，能够有效适应数据竞争、数据依赖的情况，避免不必要的耗时，保证处理核心高效地完成数据访问。
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公开(公告)号：CN118280408B
公开(公告)日：2024-08-23
申请号：CN202410706157.X
申请日：2024-06-03
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。
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