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公开(公告)号：CN118737251A
公开(公告)日：2024-10-01
申请号：CN202310379023.7
申请日：2023-03-31
Applicant: 华为技术有限公司
IPC: G11C29/50
Abstract: 本申请实施例提供了一种存储器和存储器的控制方法、存储系统、电子设备，涉及存储技术领域。该存储器包括：第一存储单元阵列、第二存储单元阵列、与该第一存储单元阵列和该第二存储单元阵列中的每行存储单元耦合的第一位线、多个灵敏放大器和选通电路。每个灵敏放大器的第一输入端与该第一存储单元阵列中的一行存储单元对应的第一位线耦合、第二输入端与第二存储单元阵列中的一行存储单元对应的第一位线耦合、第三输入端用于接收参考电压，该多个灵敏放大器还与选通电路耦合。该选通电路，用于使能该灵敏放大器的第二输入端或第三输入端中的一个。如此，可以检测存储单元是否漏电，解决了难以检测存储单元是否漏电的问题。
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公开(公告)号：CN118692518A
公开(公告)日：2024-09-24
申请号：CN202310328330.2
申请日：2023-03-24
Applicant: 华为技术有限公司
Abstract: 一种三维存储器、参考电压提供方法及设备，涉及存储技术领域，用于解决了因为存储单元物理层的尺寸、工艺和性能等不一致而影响读取的正确率的问题。该三维存储器，包括：层叠设置的多个存储单元物理层，每个存储单元物理层包括多行多列的存储单元，该多个存储单元物理层包括第一存储单元物理层和第二存储单元物理层；多个位线和多个字线，与该多个存储单元物理层耦合；参考电压提供电路，用于通过位线为第一存储单元物理层提供第一参考电压，通过位线为第二存储单元物理层提供第二参考电压，第一参考电压和第二参考电压不同。
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公开(公告)号：CN118298874A
公开(公告)日：2024-07-05
申请号：CN202310013218.X
申请日：2023-01-05
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种读取放大电路及其驱动方法、存储器、电子设备，涉及集成电路技术领域，可提高存储器的存储密度。该存储器可以为DRAM，包括阵列式排布的多个存储单元，及读取放大电路。存储单元包括写晶体管、读晶体管、写位线和读位线。读取放大电路包括充电子电路和电压放大器，充电子电路与写位线电连接，被配置为向写位线传输参考电压信号。电压放大器包括相对应的第一输入端和第一输出端，及相对应的第二输入端和第二输出端，第一输入端和第一输出端分别与第一读位线电连接，第二输入端和第二输出端分别与第一写位线电连接。读取放大电路可作为敏感放大器，用于存储单元的数据读取、写入。
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公开(公告)号：CN118102712A
公开(公告)日：2024-05-28
申请号：CN202211501780.9
申请日：2022-11-28
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请提供一种存储器、电子设备及存储器的制备方法。涉及半导体存储技术领域。该存储器可以包括存储阵列芯片和控制电路芯片，存储阵列芯片包括第一衬底、形成在第一衬底上的多个存储单元，每一个存储单元包括晶体管、与晶体管电连接的至少一个电容器；控制电路芯片包括第二衬底、形成在第二衬底上的电路结构，电路结构用于控制多个存储单元的读写；多个存储单元和电路结构朝向彼此，并通过形成在多个存储单元和电路结构之间的键合结构电连接。通过将存储阵列芯片集成在一个芯片中，控制电路芯片集成在另外一个芯片中，并将两个芯片键合，形成存储器，这样，可以利用不兼容的工艺制得存储阵列芯片和控制电路芯片。
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公开(公告)号：CN112214726B
公开(公告)日：2024-05-03
申请号：CN202010991817.5
申请日：2017-07-07
Applicant: 华为技术有限公司
Abstract: 本发明公开了一种运算加速器，涉及数据计算技术领域，旨在降低处理两个N*N的矩阵乘法运算的时间。该运算加速器包括：第一存储器、第二存储器、运算电路和控制器，其中，运算电路与第一存储器和第二存储器可以通过总线进行数据通信，运算电路用于提取第一存储器和第二存储器中的矩阵数据并进行乘法运算，控制器用于依据预设的程序或者指令控制运算电路完成乘法运算。该运算加速器可以用于对两个矩阵进行相乘运算。
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Patent Agency Ranking
公开(公告)号：CN117835693A
公开(公告)日：2024-04-05
申请号：CN202211182921.5
申请日：2022-09-27
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储阵列、存储器及电子设备，涉及存储器技术领域，能够降低制备存储器的工艺复杂度和成本。存储阵列包括形成在衬底上的多个存储层，多个存储层沿着与衬底相垂直的方向堆叠；每一个存储层包括至少一个存储单元，存储单元包括环形结构的第一晶体管和第二晶体管，第一晶体管、第二晶体管沿与衬底垂直的方向设置，其中，每一个晶体管的第一极与第二极均沿垂直衬底的方向分布，第一晶体管、第二晶体管的沟道层为环形结构，且与衬底垂直。
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公开(公告)号：CN117750777A
公开(公告)日：2024-03-22
申请号：CN202211146237.1
申请日：2022-09-20
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种三维存储阵列、存储器、存储阵列的形成方法。涉及半导体存储器技术领域。用于提升存储单元的集成密度，简化制备方法。该存储器包括衬底、多个存储层，每一个存储层包括沿与衬底相垂直方向堆叠的第一金属层、第二金属层、第三金属层；第一金属层和第二金属层之间、第二金属层和第三金属层之间均被介质层电隔离开；每一个存储层中的一个存储单元包括晶体管和第一电容器和第二电容器，即就是存储单元中的晶体管、第一电容器和第二电容器被集成在堆叠的第一金属层、第二金属层、第三介质层和介质层中。该存储阵列在实现三维集成的基础上，还可以减小每一个存储单元的面积，以提升集成密度，另外，还不会给工艺提出较大的挑战。
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公开(公告)号：CN117423376A
公开(公告)日：2024-01-19
申请号：CN202210813828.3
申请日：2022-07-11
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种存储控制电路、存储器、存储器的修复方法及电子设备。其中，存储控制电路用于对存储器中的存储阵列进行控制。存储阵列包括多个存储区域，每一存储区域中均包括多行存储单元行。存储控制电路包括与多个存储区域一一对应的多个字线驱动电路，解码器和驱动控制电路。每一字线驱动电路中均包括多个驱动子电路，每一驱动子电路连接对应的存储区域中的一行存储单元行，用于向存储单元行发送驱动信号；驱动控制电路与每一字线驱动电路中至少部分驱动子电路连接；从而可以利用驱动控制电路对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的控制灵活。
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公开(公告)号：CN117279391A
公开(公告)日：2023-12-22
申请号：CN202210675895.3
申请日：2022-06-15
Applicant: 华为技术有限公司
Abstract: 本申请实施例公开了一种铁电存储器和铁电存储器的制作方法。该铁电存储器包括存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。采用本申请实施例可以实现低成本的大容量存储器。
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公开(公告)号：CN117054750A
公开(公告)日：2023-11-14
申请号：CN202210480895.8
申请日：2022-05-05
Applicant: 华为技术有限公司
Abstract: 本申请公开了一种采样装置、相关设备和控制方法，本申请提出一种采样装置，可以包括第一采样平面、第一供压电路、X个第二供压电路、控制器和读取电路，通过利用铁电电容的极化方向按照一定概率翻转的特性，模拟概率事件的概率分布并获得该概率分布的样本，实现采样操作。具体地，可以通过调整铁电电容两端的电压，使得铁电电容的极化方向的翻转概率，与概率事件可能出现的不同结果的概率相同，从而可以根据读取到的铁电电容极化方向翻转情况，确定概率事件可能出现的不同结果是否发生，以此完成对概率事件的采样。本申请提供的采样装置可以减少实现采样操作对于芯片面积的开销。
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